速度・面積のトレードオフに適した多重波面型乗算器の構成と設計パラメータ

• Item type: Journal(1)
• 公開日: 1996-01-15
• タイトル: 速度・面積のトレードオフに適した多重波面型乗算器の構成と設計パラメータ
• タイトル / 言語: en
• タイトル: Structure and Design Parameters of the Multiple Wave Front Multiplier Realizing Optimum Speed - area Trade off
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 論文
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_6501
• 資源タイプ: journal article
• その他タイトル / その他のタイトル: ハードウェア
• 著者所属: 京都大学工学部
• 著者所属: 京都大学工学部／現在，シャープ株式会社
• 著者所属: 京都大学工学部／現在，ヒューレットパッカード日本研究所
• 著者所属(英): en
• 著者所属(英): Faculty of Engineering, Kyoto University
• 著者所属(英): en
• 著者所属(英): Faculty of Engineering, Kyoto University/Presently with SHARP CORPORATION
• 著者所属(英): en
• 著者所属(英): Faculty of Engineering, Kyoto University/Presently with HEWLETT PACKARD Co.
• 著者名: 田丸, 啓吉; 品川, 正行; FarhadFuadIslam
• 著者名(英): Keikichi, Tamaru; Masayuki, Shinagawa; Farhad, FuadIslam
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: ASICの高位合成では，使用する機能ユニットとしてライブラリにあるユニットの中から選択する方法が使用されているが，つねに最適なユニットが存在するとは限らない。本論文では乗算器を取りあげ，速度仕様を満足する範囲でレイアウト面積の最小になるような、速度・面積トレードオフのとれる乗算器のアーキテクチヤとその設計法について考察する。乗算器のアーキテクチャはこれまで高速で面積の大きいツリー型と低速で小面積のアレイ型に大別されてきたが、本論文では両者を両極端として含む、より一般的な乗算器として提案されている多重波面型乗算器の構成を検討し、演算時間の短縮化の改良をした改良多重波面型乗箪器を新しく考案した。この乗箪器では新しく階層構成を採用し従来の構成が1階層であったものを多階層に改良して高速化を可能にした。さらに高速乗算器で使用されているBoothのアルゴリズムに基づく構成に拡張し、より柔軟性のある乗算器の構成を実現する方法を示した。これらの構成をもとに、共運する精算用加算回路を除いた各乗算器の部分積加算部の演算時間と面積を比較評価し、墓本演箪回路の外部入力数mを設計パラメータにして、最適構成を求めることができることを示している。その結果高位レベル自動設計における最適乗算器を生成する設計手法を提供することが可能になった。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: The Design of ASIC employing high level synthesis method uses function units selected from its library. But this method does not assure the selection of an optimum unit in speed and layout size. This paper describes the architecture and its design method of a speed-area trade off multiplier. Basic architecture of a high speed LSI multiplier is classified into two types, tree type and array type. As a new architecture of multiplier including wide performance range from tree type to array type, the modified multiple computation wave fronts configuration is proposed using the hierarchical structure of basic execution units. Then this configuration is extended to the well known Booth algorithm for high speed multiplication. The characteristics of these speed-area trade off multipliers is investigated. As a Design parameter, the number of inputs in an execution unit is selected and the optimum configuration of a multiplier which satisfies the design specification can be obtained using the value of this parameter.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN00116647
• 書誌情報: 情報処理学会論文誌; 巻 37, 号 1, p. 70-80, 発行日 1996-01-15
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 1882-7764