3重指数分割に基づく浮動小数点数演算のための指数と仮数の高速分離結合回路の設計と評価

• Item type: Journal(1)
• 公開日: 1996-04-15
• タイトル: 3重指数分割に基づく浮動小数点数演算のための指数と仮数の高速分離結合回路の設計と評価
• タイトル / 言語: en
• タイトル: A Design and Performance Estimation of Circuits for Fast Separating an Exponent and a Fraction from and Combining to a Floating - Point Arithmetic Number Based on Triple Exponential Cut
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 論文
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_6501
• 資源タイプ: journal article
• その他タイトル / その他のタイトル: 数値計算
• 著者所属: 株式会社日立製作所中央研究所
• 著者所属(英): en
• 著者所属(英): Central Research Laboratory, Hitachi Ltd
• 著者名: 大山, 光男
• 著者名(英): Mitsuo, Ooyama
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 数値演算におけるオーバフローやアンダフローの発生を避けることのできる 可変長指数部を持つ浮動小数点表現が提案されている. 3重指数分割に基づく浮動小数点表現は 2重指数分割に基づく浮動小数点表現URRの優れた特徴を継承 指数の桁数が大きい領域ではURRより指数部が短く 表現精度が改善される. しかし 指数部の構成が複雑となるのでURRに比べて演算時間とハードウェア量の増加が予想され 実用化するには高速演算機構の開発が重要となる. そこで本論文では 3重指数分割に基づく浮動小数点数のハードウェアによる高速演算実現におけるキー技術である 指数と仮数の高速分離結合回路を設計 URRとの比較で評価する. まず 処理を簡単化するため 分離後の指数の表現を分離前のデータに等しい長さの2進整数表現とし 指数の範囲をURRと同程度に制限する. そして データを構成する各部の位置と長さを高速に検出 確定し 組合せ論理回路でビット並列に高速処理を行う. さらに データ長64ビット ゲート長0.8μm CMOSゲートアレイへの実装を想定して処理時間とハードウェア量を見積もり 定量評価を行った. その結果 指数の範囲を上記に制限することにより 指数と仮数の分離時間はURRに比べ41%増加するが 分離のハードウェア量 結合に要する時間 ハードウェア量は13%増以下に抑えられる見込みが得られた.
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: New floating-point arithmetic systems those have a variable length exponent part have been proposed and they can overcome overflow and underflow problem on computation. The floating-point arithmetic based on triple exponential cut can gain more bits in the fraction part compared to URR floating-point arithmetic based on double exponential cut because its exponential part is shorter over the range where absolute value of the exponent is large. And it still holds desirable characteristics those of URR. But it requires longer execution time and more hardware cost to calculate because its exponent part is more complicated. So, we must develop a fast calculation technique to use the new floating-point arithmetic in real systems. In this paper, we design circuits for fast separating and combining an exponent and a fraction of the floating-point arithmetic based on triple exponential cut, the key technology to realize fast calculation. To achieve this, we limit the range of an exponent to that of URR by represent the separated exponent in binary integer of the same length as the floating-point data. Then we detect and settle the positions and length of each parts compose the floating-point number, and process fast using combinational logic circuits in bit parallel manner. Furthermore we estimate execution time and hardware cost when data length is 64 bits and implemented in 0.8μm CMOS gate array LSI. As a result, we conclude it is attainable to separate and combine an exponent and a fraction by increase of 13% or less in execution time and hardware cost compared to URR except separation time that increases 41% under above condition.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN00116647
• 書誌情報: 情報処理学会論文誌; 巻 37, 号 4, p. 613-623, 発行日 1996-04-15
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 1882-7764