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順序付きマルチスレッド実行モデルの提案とその評価
https://ipsj.ixsq.nii.ac.jp/records/13617
https://ipsj.ixsq.nii.ac.jp/records/13617ff5d9d8c-8d74-4047-9043-a194b8390460
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-JNL3707012.pdf (1.1 MB)
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Copyright (c) 1996 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | Journal(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 1996-07-15 | |||||||
| タイトル | ||||||||
| タイトル | 順序付きマルチスレッド実行モデルの提案とその評価 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Ordered Multithreaded - Execution Model : The Proposal and Evaluation | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| キーワード | ||||||||
| 主題Scheme | Other | |||||||
| 主題 | 特集：並列処理 | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_6501 | |||||||
| 資源タイプ | journal article | |||||||
| その他タイトル | ||||||||
| その他のタイトル | 細粒度並列処理 | |||||||
| 著者所属 | ||||||||
| 日本電気株式会社マイクロエレクトロニクス研究所 | ||||||||
| 著者所属 | ||||||||
| 日本電気株式会社マイクロエレクトロニクス研究所 | ||||||||
| 著者所属 | ||||||||
| 日本電気株式会社C&C研究所 | ||||||||
| 著者所属 | ||||||||
| 日本電気株式会社C&C研究所 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Microelectronics Research Laboratories, NEC Corporation | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Microelectronics Research Laboratories, NEC Corporation | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| C&C research Laboratories, NEC Corporation | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| C&C research Laboratories, NEC Corporation | ||||||||
| 著者名 |
本村, 真人
× 本村, 真人
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| 著者名(英) |
Masato, Motomura
× Masato, Motomura
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | マルチスレッド実行モデルおよびマルチスレッドアーキテクチャは 従来 超並列計算機の基本技術のひとつとして位置付けられてきた.本稿では 従来とは視点を変え マルチスレッド技術によるスレッドレベル並列処理を将来のマイクロプロセッサ高性能化のキー技術として捉え 共有メモリ型の小規模並列計算機(1チップ化を想定)上の基本マルチスレッド技術の検討を行った.このような問題設定下では 従来のマルチスレッド技術において並列性抽出能力と引き替えに許容されていた実行時間上/アーキテクチャ上のオーバヘッドが致命的な欠点となる.この問題を解決するために 本稿は順序付きマルチスレッド実行モデル(Ordered Multithreaded-Execution Model)を提案する.本実行モデルはマルチスレッドコード中に仮想制御フロー(Virtual Control Flow)を導入し 仮想制御フローに基づく逐次的な実行順序により並列スレッド間の実行スケジューリングをハードウェア制御することを特徴としている.初期的な評価の結果 小規模並列計算機システムにおいて 本実行モデルにより効率の良いスレッドレベル並列処理を実現できることが明らかとなった. | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | Traditionally, multithreaded execution models and architectures have been studied as effective techniques for massively parallel processors. This paper approaches multithreading from a different perspective: we have explored multithreading as key techniques for utilizing thread-level parallelism in future high performance microprocessors. In this microprocessor setting, various run-time and architectural overheads associated with conventional multithreading techniques become intorelable because the amount of parallelism exposed is orders of magnitude smaller. In response to this problem, the paper proposes ordered multithreaded-execution model. Under this novel execution model, thread scheduling is hardware-controled in accordance with a sequential execution order along a virtual control flow which is newly introduced into a multithreaded code. Preliminary evaluation results show that the proposed execution model has the potential to effectively exploit thread-level parallelism in a shared-memory multiprocessors system. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN00116647 | |||||||
| 書誌情報 |
情報処理学会論文誌 巻 37, 号 7, p. 1355-1366, 発行日 1996-07-15 |
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| ISSN | ||||||||
| 収録物識別子タイプ | ISSN | |||||||
| 収録物識別子 | 1882-7764 | |||||||
