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比例遅延変動モデルに基づく非同期式論理完了信号に関する一考察
https://ipsj.ixsq.nii.ac.jp/records/133143
https://ipsj.ixsq.nii.ac.jp/records/1331430fb462d2-ecf7-413a-975a-c5fe0cdc4c64
| 名前 / ファイル | ライセンス | アクション |
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KJ00001346486.pdf (239.3 kB)
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| Item type | National Convention(1) | |||||
|---|---|---|---|---|---|---|
| 公開日 | 1998-03-17 | |||||
| タイトル | ||||||
| タイトル | 比例遅延変動モデルに基づく非同期式論理完了信号に関する一考察 | |||||
| タイトル | ||||||
| 言語 | en | |||||
| タイトル | Notes on completion signal generation of asynchronous logic circuits based on the Scalable-Delay-Insensitive model | |||||
| 言語 | ||||||
| 言語 | jpn | |||||
| 資源タイプ | ||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_5794 | |||||
| 資源タイプ | conference paper | |||||
| 著者所属 | ||||||
| 東京工業大学情報理工学研究科 | ||||||
| 著者所属 | ||||||
| 東京工業大学情報理工学研究科 | ||||||
| 著者所属 | ||||||
| 東京大学先端科学技術研究センター | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Tokyo Institute of Technology, Graduate School of Information Science and Engineering | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Tokyo Institute of Technology, Graduate School of Information Science and Engineering | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| University of Tokyo, Research Center for Advanced Science and Technology | ||||||
| 書誌レコードID | ||||||
| 収録物識別子タイプ | NCID | |||||
| 収録物識別子 | AN00349328 | |||||
| 書誌情報 |
全国大会講演論文集 巻 第56回, 号 アーキテクチャ, p. 133-134, 発行日 1998-03-17 |
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| 出版者 | ||||||
| 言語 | ja | |||||
| 出版者 | 情報処理学会 | |||||
