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CPLD用PLAの分解についての一検討
https://ipsj.ixsq.nii.ac.jp/records/130977
https://ipsj.ixsq.nii.ac.jp/records/130977441aaa90-7b42-4876-968b-62b0826317cd
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
KJ00001344720.pdf (199.3 kB)
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| Item type | National Convention(1) | |||||
|---|---|---|---|---|---|---|
| 公開日 | 1997-03-12 | |||||
| タイトル | ||||||
| タイトル | CPLD用PLAの分解についての一検討 | |||||
| タイトル | ||||||
| 言語 | en | |||||
| タイトル | A Study on PLA Decomposition for CPLDs | |||||
| 言語 | ||||||
| 言語 | jpn | |||||
| 資源タイプ | ||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_5794 | |||||
| 資源タイプ | conference paper | |||||
| 著者所属 | ||||||
| 明治大学理工学部情報科学科 | ||||||
| 著者所属 | ||||||
| 明治大学理工学部情報科学科 | ||||||
| 著者所属 | ||||||
| 明治大学情報科学センター | ||||||
| 著者所属 | ||||||
| 明治大学理工学部情報科学科 | ||||||
| 著者所属 | ||||||
| 明治大学理工学部情報科学科 | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Dept. of Computer Science, Meiji Univ. | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Dept. of Computer Science, Meiji Univ. | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Information Science Center, Meiji Univ. | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Dept. of Computer Science, Meiji Univ. | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Dept. of Computer Science, Meiji Univ. | ||||||
| 論文抄録 | ||||||
| 内容記述タイプ | Other | |||||
| 内容記述 | CPLD (Complex Programmable Logic Device) は複数のPLA (Programmable Logic Array) と配線領域とからなるユーザプログラマプルなデパイスである . CPLD内の個々のPLA部分にはアーキテクチャ上の制約があるため, 大規模な論理関数をそのままでは実現できない場合が多い. そこで, アーキテクチャ上の制約条件にあうように論理関数を分解することが必要となる. 本稿では, 回路の遅延を抑えるためにPLAの段数を直列2段にした並直並分解を行い, 分解によるCPLDへの収容性を調べ, 問題点を考察する. | |||||
| 書誌レコードID | ||||||
| 収録物識別子タイプ | NCID | |||||
| 収録物識別子 | AN00349328 | |||||
| 書誌情報 |
全国大会講演論文集 巻 第54回, 号 アーキテクチャ, p. 167-168, 発行日 1997-03-12 |
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| 出版者 | ||||||
| 言語 | ja | |||||
| 出版者 | 情報処理学会 | |||||
