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アイテム
メモリアクセスパターンの局所性に基づくキャッシュメモリ構成方式の検討
https://ipsj.ixsq.nii.ac.jp/records/129919
https://ipsj.ixsq.nii.ac.jp/records/129919a3300638-93e9-4cfe-89be-3ff26408f578
| 名前 / ファイル | ライセンス | アクション |
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KJ00001330150.pdf (162.6 kB)
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| Item type | National Convention(1) | |||||
|---|---|---|---|---|---|---|
| 公開日 | 1996-03-06 | |||||
| タイトル | ||||||
| タイトル | メモリアクセスパターンの局所性に基づくキャッシュメモリ構成方式の検討 | |||||
| タイトル | ||||||
| 言語 | en | |||||
| タイトル | Preliminary Evaluation of Cache Memory for Memory access pattern | |||||
| 言語 | ||||||
| 言語 | jpn | |||||
| 資源タイプ | ||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_5794 | |||||
| 資源タイプ | conference paper | |||||
| 著者所属 | ||||||
| 富士通(株) | ||||||
| 著者所属 | ||||||
| 東京大学工学部 | ||||||
| 著者所属 | ||||||
| 東京大学工学部 | ||||||
| 著者所属 | ||||||
| 東京大学工学部 | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Fujitsu Limited | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Faculty of Engineering, University of Tokyo | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Faculty of Engineering, University of Tokyo | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Faculty of Engineering, University of Tokyo | ||||||
| 論文抄録 | ||||||
| 内容記述タイプ | Other | |||||
| 内容記述 | 近年のプロセッサの処理速度の高速化に伴い、主記憶へのアクセスの遅延がシステムのボトルネックになっている。これを改善するためにキャッシュメモリが用いられるが、キャッシュミス時に外部の主記憶アクセスにかかる遅延時間が非常に大きくそのミス率が問題となる。そのキャッシュミスを低減するためにSPARCシミュレータを利用したトレース・ドリブン・シミュレーションにより、キャッシュ・アクセス・パターンの解析を行ない、その局所性を利用したキャッシュ構成方式について検討する。 | |||||
| 書誌レコードID | ||||||
| 収録物識別子タイプ | NCID | |||||
| 収録物識別子 | AN00349328 | |||||
| 書誌情報 |
全国大会講演論文集 巻 第52回, 号 ハードウェア, p. 55-56, 発行日 1996-03-06 |
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| 出版者 | ||||||
| 言語 | ja | |||||
| 出版者 | 情報処理学会 | |||||
