WEKO3
アイテム
共有メモリ型マルチプロセッサにおける多段キャッシュ動作のシミュレーション評価
https://ipsj.ixsq.nii.ac.jp/records/124832
https://ipsj.ixsq.nii.ac.jp/records/124832fc67d2d4-8a11-47df-b970-44507df6772f
| 名前 / ファイル | ライセンス | アクション |
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KJ00001339337.pdf (152.5 kB)
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| Item type | National Convention(1) | |||||
|---|---|---|---|---|---|---|
| 公開日 | 1993-09-27 | |||||
| タイトル | ||||||
| タイトル | 共有メモリ型マルチプロセッサにおける多段キャッシュ動作のシミュレーション評価 | |||||
| タイトル | ||||||
| 言語 | en | |||||
| タイトル | Performance Evaluation of Multi-Level Caches for Shared-Memory Multiprocessors | |||||
| 言語 | ||||||
| 言語 | jpn | |||||
| 資源タイプ | ||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_5794 | |||||
| 資源タイプ | conference paper | |||||
| 著者所属 | ||||||
| 三菱電機株式会社情報システム研究所 | ||||||
| 著者所属 | ||||||
| 三菱電機株式会社情報システム研究所 | ||||||
| 著者所属 | ||||||
| 三菱電機株式会社情報システム研究所 | ||||||
| 著者所属 | ||||||
| 三菱電機株式会社情報システム研究所 | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Computer and Information System Laboratory, Mitsubishi Electric Corporation | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Computer and Information System Laboratory, Mitsubishi Electric Corporation | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Computer and Information System Laboratory, Mitsubishi Electric Corporation | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Computer and Information System Laboratory, Mitsubishi Electric Corporation | ||||||
| 論文抄録 | ||||||
| 内容記述タイプ | Other | |||||
| 内容記述 | 現在、商用の並列計算機で最も普及しているのは共有バス結合による共有メモリ型マルチプロセッサである。このタイプの並列計算機では、共有バスにアクセスが集中するため、キャッシュが重要な存在となり、アーキテクチャの検討には、その構成、制御法を解析することが必須となる。本稿では、最適なキャッシュ構成、制御法を用途に応じて定めることを目的として新たに開発した、並列計算機用OSを含めた多段キャッシュ動作の解析が可能なキャッシュシミュレー夕により、アプリケーションプログラムとして、マルチプロセッサの汎用的なベンチマークとして定着しているSPEC SDM sdet を実行した際に、キャッシュのコヒーレンシプロトコル、構成を変化させた時のキャッシュ動作を解析した結果を報告する。 | |||||
| 書誌レコードID | ||||||
| 収録物識別子タイプ | NCID | |||||
| 収録物識別子 | AN00349328 | |||||
| 書誌情報 |
全国大会講演論文集 巻 第47回, 号 ハードウェア, p. 51-52, 発行日 1993-09-27 |
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| 出版者 | ||||||
| 言語 | ja | |||||
| 出版者 | 情報処理学会 | |||||
