URRを用いた浮動小数点乗算回路の設計と評価およびVLSIへの実装

• Item type: Journal(1)
• 公開日: 2000-04-15
• タイトル: URRを用いた浮動小数点乗算回路の設計と評価およびVLSIへの実装
• タイトル / 言語: en
• タイトル: Design and Evaluation of URR Floating-point Multiplier and Its VLSI Implementation
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 論文
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_6501
• 資源タイプ: journal article
• その他タイトル / その他のタイトル: 基礎理論
• 著者所属: 電気通信大学情報工学科
• 著者所属: 電気通信大学情報工学科
• 著者所属: 電気通信大学情報工学科
• 著者所属(英): en
• 著者所属(英): Department of Computer Science, The University of Electro-Communications
• 著者所属(英): en
• 著者所属(英): Department of Computer Science, The University of Electro-Communications
• 著者所属(英): en
• 著者所属(英): Department of Computer Science, The University of Electro-Communications
• 著者名: 毅; 阿部, 公輝; 浜田, 穂積
• 著者名(英): Takeshi, Katsu; Koki, Abe; Hozumi, Hamada
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本論文では，URR（Universal Representation of Real numbers）を用いた32ビット浮動小数点乗算回路のIEEE規格との比較とVLSIへの実装について述べる．URRとは浮動小数点数値表現法の1つである．URRは指数部と仮数部を可変長とすることで，IEEE規格に比べてはるかに大きな値や小さな値を表現することを可能としている．しかし，可変長であることから指数部と仮数部の分離/結合処理を行う回路を必要とする．本論文ではURRを実装する際の回路量を評価している．主に次について述べる．（1）URRを用いた浮動小数点乗算回路の構成と分離/結合を行う回路構成の詳細な検討．（2）各構成要素の最適化．（3）IEEE規格の浮動小数点乗算回路との比較．IEEE規格との比較の結果，遅延時間で1.66倍，面積で2.52倍となった．なお，加算回路では遅延時間で1.68倍，面積で2.44倍となった．また，設計した乗算回路の試作チップを作成した．試作チップの主な製造条件は，CMOS 0.6??(?mu?)m，4.5?mm角である．設計はVerilog-HDLで行い，論理合成にDesignCompiler（Synopsys社）?<，配置配線にAquariusXO（Avanti社）を使用した．"
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In this paper we describe the design and VLSI implementation of a 32bit floating-point multiplier where numbers are represented in aninternal form named URR (Universal Representation of Real numbers) by the inventor.With exponential and mantissa parts of variable lengths, URR allowsrepresentation of much larger and smaller values than the IEEE standard.The variable length property, however, necessitates separation andcombination of the exponential and mantissa parts.We investigate the cost of implementing URR by(1) designing a 32 bit multiplier with circuits for the separation andcombination,(2) optimizing the components, and(3) comparing the results with IEEE standard implementation.The investigation reveals that the circuit complexity of URRmultiplier is 1.66 times in delay and 2.52 times in area compared withthat of IEEE multiplier.The costs of URR adder are also investigated in the same way, and found to be 1.68 and 2.44 for delay and area,respectively, taking IEEE adder's costs as the units.We realized the URR multiplier in a 4.5\,mm square VLSI chip with CMOS 0.6\,$\mu$m fabrication rule.The design tools used are Verilog-HDL for description, DesignCompiler for synthesis, and AquariusXO for placement and routing.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN00116647
• 書誌情報: 情報処理学会論文誌; 巻 41, 号 4, p. 1018-1027, 発行日 2000-04-15
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 1882-7764