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パイプライン・ハザードを考慮したプロセッサ生成手法の提案
https://ipsj.ixsq.nii.ac.jp/records/12325
https://ipsj.ixsq.nii.ac.jp/records/12325320a16f6-6ade-4036-b1bb-dd6ef040fbb7
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-JNL4104004.pdf (984.0 kB)
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Copyright (c) 2000 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | Journal(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2000-04-15 | |||||||
| タイトル | ||||||||
| タイトル | パイプライン・ハザードを考慮したプロセッサ生成手法の提案 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Processor Generation Method for Pipelined Processors in Consideration with Pipeline Hazards | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| キーワード | ||||||||
| 主題Scheme | Other | |||||||
| 主題 | 特集：電子システムの設計技術と設計自動化 | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_6501 | |||||||
| 資源タイプ | journal article | |||||||
| その他タイトル | ||||||||
| その他のタイトル | アーキテクチャ設計支援 | |||||||
| 著者所属 | ||||||||
| 大阪大学大学院基礎工学研究科情報数理系専攻 | ||||||||
| 著者所属 | ||||||||
| 静岡大学情報学部情報科学科 | ||||||||
| 著者所属 | ||||||||
| 鶴岡工業高等専門学校電気工学科 | ||||||||
| 著者所属 | ||||||||
| 大阪大学大学院基礎工学研究科情報数理系専攻 | ||||||||
| 著者所属 | ||||||||
| 大阪大学大学院基礎工学研究科情報数理系専攻 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Department of Informatics and Mathematical Science, Graduate School of Engineering Science, Osaka University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Department of Computer Science, Shizuoka University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Department of Electrical Engineering, Tsuruoka National College of Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Department of Informatics and Mathematical Science, Graduate School of Engineering Science, Osaka University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Department of Informatics and Mathematical Science, Graduate School of Engineering Science, Osaka University | ||||||||
| 著者名 |
伊藤, 真紀子
× 伊藤, 真紀子
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| 著者名(英) |
Makiko, Itoh
× Makiko, Itoh
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 本論文では，マルチサイクル演算，遅延分岐，および外部割込みに対応したプロセッサ生成手法を提案する．本手法では，HWインタロック機構，遅延分岐機構，および外部割込み制御機構を持つパイプライン・プロセッサのモデルを用いて，クロック単位の命令のマイクロ動作記述を含む設計仕様記述からプロセッサのデータパスおよび制御論理を生成する．提案手法では，命令のマイクロ動作記述から得られる情報を基に，（1）データパスの生成，（2）マルチサイクル演算によるHWインタロックの制御論理の生成，（3）分岐の制御論理の生成，および（4）割込み制御論理の生成を行う．MIPS R3000のサブセット命令を有するプロセッサについて，生成結果の妥当性およびプロセッサの設計仕様記述の変更容易性を評価し，提案手法の有効性を確認した． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | In this paper, a synthesizable HDL generation method for pipelined processors which includes multi-cycle operation, delayed branch and external interruption from clock based micro-operation description of instructions. The data path structure and control logic of the processor are generated by applying a processor model which includes hardware interlock, delayed branch and external interrupt control logic to micro-operation description. Then, (1) data path structure, (2) hardware interlock logic for multi-cycle operation, (3) branch control logic and (4) interrupt control logic are generated. Easiness of large design space exploration and effectiveness of the method was evaluated through experiments using a subset of MIPS R3000 instruction set. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN00116647 | |||||||
| 書誌情報 |
情報処理学会論文誌 巻 41, 号 4, p. 851-862, 発行日 2000-04-15 |
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| ISSN | ||||||||
| 収録物識別子タイプ | ISSN | |||||||
| 収録物識別子 | 1882-7764 | |||||||
