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アイテム
プラスチック・ハード・マクロ技術による低消費電力算術演算器
https://ipsj.ixsq.nii.ac.jp/records/12035
https://ipsj.ixsq.nii.ac.jp/records/12035842699df-b5e0-4ca9-b767-ad1d992b322b
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 2001 by the Information Processing Society of Japan
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オープンアクセス |
Item type | Journal(1) | |||||||
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公開日 | 2001-04-15 | |||||||
タイトル | ||||||||
タイトル | プラスチック・ハード・マクロ技術による低消費電力算術演算器 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Low Power Consumption Arithmetic Units in the "Plastic Hard Macro Technology" | |||||||
言語 | ||||||||
言語 | jpn | |||||||
キーワード | ||||||||
主題Scheme | Other | |||||||
主題 | 特集:システムLSIの設計技術と設計自動化 | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_6501 | |||||||
資源タイプ | journal article | |||||||
その他タイトル | ||||||||
その他のタイトル | 低消費電力設計 | |||||||
著者所属 | ||||||||
神戸大学工学部情報知能工学科 | ||||||||
著者所属 | ||||||||
エイ・アイ・エル株式会社 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Department of Computer and Systems Engineering, Faculty of Engineering, Kobe University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
AIL Co., Ltd. | ||||||||
著者名 |
瀧, 和男
× 瀧, 和男
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著者名(英) |
Kazuo, Taki
× Kazuo, Taki
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | エネルギー遅延積の十分小さい「高速・低消費電力」の算術演算器IPを実現する手法であると同時に,同IPの移植性・再利用性を高めるための手法として,「プラスチック・ハード・マクロ技術」を提案し,設計の実例を報告する.演算器機能とビット構成,動作速度レンジ,動作電圧などによってエネルギー遅延積が最良になるアーキテクチャが異なることからそれをデザインパターンテンプレートとしてあらかじめ分類整理し,パターンごとに以下の最適化設計を経て高速・低消費電力の算術演算器IPを構成する.すなわち,機能ブロックの回路設計/論理設計と,要素として用いるセルのレイアウト設計/トランジスタサイジングと,さらにセルの配置設計を並行させて相互協調による最適化を行い,極力設計の無駄を省くことによりエネルギー遅延積を削減する.設計結果は,シンボリックレイアウト記述されたセルと,相互接続のネットリスト,セル配置情報,配線情報からなる.シンボリックレイアウト記述に対して製造プロセスパラメータを与えレイアウト合成することで,容易にプロセス間移植が実現される.ツールの概要についても報告する.実際に低消費電力・高速16ビット乗算器を本技術により実現し,5種のプロセスに移植した.従来設計に比べて,消費電力およびエネルギー遅延積で50%前後の改善が得られ,移植性も良好であった. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | A design methodology/porting methodology for high-speed and lowpower arithmetic units library is proposed, which is called the``Plastic Hard Macro Technology''. The key design feature isco-operating design optimization among circuit (netlist) design,cell design, and layout design. A primary target is significant reduction of the energy-delay product. A dedicated symbolic layout tool helpsthe cell design and porting to different processes. A 16-bit multiplieris designed for an example and ported to five different processes. Approximately50% ED product reduction is attained, which is conpared with conventionalmultiplier design. Very small porting cost is also realized. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AN00116647 | |||||||
書誌情報 |
情報処理学会論文誌 巻 42, 号 4, p. 1023-1029, 発行日 2001-04-15 |
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ISSN | ||||||||
収録物識別子タイプ | ISSN | |||||||
収録物識別子 | 1882-7764 |