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時間カロリー記号論理シミュレーションにおける遅延モデルの拡張
https://ipsj.ixsq.nii.ac.jp/records/116764
https://ipsj.ixsq.nii.ac.jp/records/116764a0616026-d85b-4036-9aa4-7c3d633e5807
| 名前 / ファイル | ライセンス | アクション |
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KJ00003117921.pdf (201.3 kB)
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| Item type | National Convention(1) | |||||
|---|---|---|---|---|---|---|
| 公開日 | 1989-03-15 | |||||
| タイトル | ||||||
| タイトル | 時間カロリー記号論理シミュレーションにおける遅延モデルの拡張 | |||||
| タイトル | ||||||
| 言語 | en | |||||
| タイトル | Extention of delay models for time-symbolic logic simulation | |||||
| 言語 | ||||||
| 言語 | jpn | |||||
| 資源タイプ | ||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_5794 | |||||
| 資源タイプ | conference paper | |||||
| 著者所属 | ||||||
| 京都大学工学部 | ||||||
| 著者所属 | ||||||
| 京都大学工学部 | ||||||
| 著者所属 | ||||||
| 京都大学工学部 | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Faculty of Engineering, Kyoto University | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Faculty of Engineering, Kyoto University | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Faculty of Engineering, Kyoto University | ||||||
| 論文抄録 | ||||||
| 内容記述タイプ | Other | |||||
| 内容記述 | 論理回路のタイミング検証の一手法として、我々は時間記号論理シミュレーションを提案している。以前に提案した時間記号論理シミュレーションでは、ゲートの遅延モデルとして標準遅延モデルを用いていた。しかし、正確なタイミング検証を行うという観点から考えると、より現実に近い遅延モデルを用いるのが望ましい。そこで、本稿ではは立上り/立下り遅延等の種々の遅延モデルを用いた時間記号論理シミュレータについて考察する。 | |||||
| 書誌レコードID | ||||||
| 収録物識別子タイプ | NCID | |||||
| 収録物識別子 | AN00349328 | |||||
| 書誌情報 |
全国大会講演論文集 巻 第38回, 号 ハードウェア, p. 1367-1368, 発行日 1989-03-15 |
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| 出版者 | ||||||
| 言語 | ja | |||||
| 出版者 | 情報処理学会 | |||||
