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アイテム
時間記号論理シミュレータの高速化と性能評価
https://ipsj.ixsq.nii.ac.jp/records/115902
https://ipsj.ixsq.nii.ac.jp/records/1159020b0452f1-34ac-42d7-b444-b5e4312169ed
| 名前 / ファイル | ライセンス | アクション |
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KJ00001331163.pdf (195.9 kB)
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| Item type | National Convention(1) | |||||
|---|---|---|---|---|---|---|
| 公開日 | 1988-09-12 | |||||
| タイトル | ||||||
| タイトル | 時間記号論理シミュレータの高速化と性能評価 | |||||
| タイトル | ||||||
| 言語 | en | |||||
| タイトル | Acceleration and performance evaluation of a Time-Symbolic Simulator | |||||
| 言語 | ||||||
| 言語 | jpn | |||||
| 資源タイプ | ||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_5794 | |||||
| 資源タイプ | conference paper | |||||
| 著者所属 | ||||||
| 京都大学工学部 | ||||||
| 著者所属 | ||||||
| 京都大学工学部 | ||||||
| 著者所属 | ||||||
| 京都大学工学部 | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Faculty of Engineering, Kyoto University | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Faculty of Engineering, Kyoto University | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Faculty of Engineering, Kyoto University | ||||||
| 論文抄録 | ||||||
| 内容記述タイプ | Other | |||||
| 内容記述 | 論理回路の設計支援ツールとしては、従来から論理シミュレーションが広く用いられており、いまや論理設計支援システムには欠くことのできないものとなっている。設計検証の中でもタイミングに関する検証は複雑で困難な場合が多い。特に非同期回路として設計されるものに対しては微妙なタイミングが問題になり、素子遅延のばらつきまで考慮する必要がある。論理シミュレーションでは、このような遅延のばらつきを最大/最小遅延シミュレーションにより解析するが、現実よりも悲観的な結果しか得られないことが知られている。我々は、これらの問題を解決するものとして時間記号論理シミュレーションを提案している。時間記号論理シミュレーションは、素子の遅延時間や入力の変化する時刻を、変数を含む式で表現して遅延のばらつきをモデル化し、精密なタイミング解析を行おうとするものである。本稿では、従来の時間記号論理シミュレータで用いていた線形計画法のルーチンの改良による高速化とその評価、非同期順序回路への応用について述べる。 | |||||
| 書誌レコードID | ||||||
| 収録物識別子タイプ | NCID | |||||
| 収録物識別子 | AN00349328 | |||||
| 書誌情報 |
全国大会講演論文集 巻 第37回, 号 デザインオートメーションおよびコンピュータグラフィクス, p. 1759-1760, 発行日 1988-09-12 |
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| 出版者 | ||||||
| 言語 | ja | |||||
| 出版者 | 情報処理学会 | |||||
