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ゲートマトリックス方式に対するヒューリスティックアルゴリズムの性能評価
https://ipsj.ixsq.nii.ac.jp/records/113820
https://ipsj.ixsq.nii.ac.jp/records/113820a461260f-952e-40cc-84f5-7437b1a0f1b3
| 名前 / ファイル | ライセンス | アクション |
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KJ00001330626.pdf (130.5 kB)
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| Item type | National Convention(1) | |||||
|---|---|---|---|---|---|---|
| 公開日 | 1986-10-01 | |||||
| タイトル | ||||||
| タイトル | ゲートマトリックス方式に対するヒューリスティックアルゴリズムの性能評価 | |||||
| タイトル | ||||||
| 言語 | en | |||||
| タイトル | An evaluation of a heuristic algorithm for the gate matrix layout | |||||
| 言語 | ||||||
| 言語 | jpn | |||||
| 資源タイプ | ||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_5794 | |||||
| 資源タイプ | conference paper | |||||
| 著者所属 | ||||||
| 広島大学 | ||||||
| 著者所属 | ||||||
| 広島大学 | ||||||
| 著者所属 | ||||||
| 広島大学 | ||||||
| 著者所属 | ||||||
| 広島大学 | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Hiroshima University | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Hiroshima University | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Hiroshima University | ||||||
| 著者所属(英) | ||||||
| en | ||||||
| Hiroshima University | ||||||
| 論文抄録 | ||||||
| 内容記述タイプ | Other | |||||
| 内容記述 | CMOS論理回路をVLSIチップ上に実現するレイアウト設計方式の1つにゲートマトリックス方式がある。この方式に対する研究として,p-ch,n-chのいずれか一方の面積の最小化を行うヒューリスティックアルゴリズムが提案されている。筆者らも既に, p-ch, n-chの面積の和の最小化を行うヒューリスティックアルゴリズムを提案している。 本稿では,アルゴリズムの性能評価を行うため, Wingらのアルゴリズム,及び,最適解との比較をする。 | |||||
| 書誌レコードID | ||||||
| 収録物識別子タイプ | NCID | |||||
| 収録物識別子 | AN00349328 | |||||
| 書誌情報 |
全国大会講演論文集 巻 第33回, 号 基礎, p. 25-26, 発行日 1986-10-01 |
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| 出版者 | ||||||
| 言語 | ja | |||||
| 出版者 | 情報処理学会 | |||||
