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アイテム
FPGA NICを用いたデータ構造サーバ高速化の検討
https://ipsj.ixsq.nii.ac.jp/records/113702
https://ipsj.ixsq.nii.ac.jp/records/1137027e0bd035-ff39-4c5b-9755-dfaeb8e8103f
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-EMB15036001.pdf (420.9 kB)
2100年1月1日からダウンロード可能です。
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Copyright (c) 2015 by the Institute of Electronics, Information and Communication Engineers This SIG report is only available to those in membership of the SIG.
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| EMB:会員：¥0, DLIB:会員：¥0 | ||
| Item type | SIG Technical Reports(1) | |||||||||
|---|---|---|---|---|---|---|---|---|---|---|
| 公開日 | 2015-02-27 | |||||||||
| タイトル | ||||||||||
| タイトル | FPGA NICを用いたデータ構造サーバ高速化の検討 | |||||||||
| タイトル | ||||||||||
| 言語 | en | |||||||||
| タイトル | A Case for Accelerating Data Structure Sever using FPGA NIC | |||||||||
| 言語 | ||||||||||
| 言語 | jpn | |||||||||
| キーワード | ||||||||||
| 主題Scheme | Other | |||||||||
| 主題 | FPGA | |||||||||
| 資源タイプ | ||||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||||
| 資源タイプ | technical report | |||||||||
| 著者所属 | ||||||||||
| 慶應義塾大学大学院理工学研究科 | ||||||||||
| 著者所属 | ||||||||||
| 慶應義塾大学大学院理工学研究科／科学技術新興機構さきがけ／国立情報学研究所 | ||||||||||
| 著者所属(英) | ||||||||||
| en | ||||||||||
| Graduate School of Science and Technology, Keio University | ||||||||||
| 著者所属(英) | ||||||||||
| en | ||||||||||
| Graduate School of Science and Technology, Keio University / PRESTO, Japan Science and Technology Agency / National Institute of Informatics | ||||||||||
| 著者名 |
徳差, 雄太
× 徳差, 雄太
× 松谷, 宏紀
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| 著者名(英) |
Yuta, Tokusashi
× Yuta, Tokusashi
× Hiroki, Matsutani
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| 論文抄録 | ||||||||||
| 内容記述タイプ | Other | |||||||||
| 内容記述 | 構造型ストレージの一種である Key-ValueStore（KVS）では，Key のペアとなる Value に任意のデータを格納する．KVS には Key のペアとなる Value に複数のデータ構造を定義可能なシステムもあり，それらはデータ構造サーバとも呼ばれる．本論文では，FPGA 上のネットワークプロトコルスタックを含む FPGA NIC 上でスタンドアロンで動作するデータ構造サーバの高速化を検討する．具体的には 10GbE のインターフェイス 4 本を備える FPGA ボードを想定し，オンボードメモリにデータを格納する．データ構造ごとにデータベース処理に要する実行サイクル数が異なるため，既存実装Iこようにデータベース処理を行うコアをパイプライン化するのではなく，異なるデータ型をサポートするデータベース処理コアを並列に動作させる．本研究では，データ構造サーバのデータベース処理のモデル化を行い性能の見積もりを行った．その結果，40Gbps のネットワークインターフェイスを想定した場合，ラインレートでのリクエスト処理を約 35 コアを並列に動作することで実現できることを示す． | |||||||||
| 論文抄録(英) | ||||||||||
| 内容記述タイプ | Other | |||||||||
| 内容記述 | Conventional Key-Value Store (KVS) type databases store data as pairs of key and value. A data structure server is a KVS server that supports various data types, such as string, list, set, and hash. To accelerate such data structure servers, this paper discusses a design of standalone database processing cores combined with a network protocol stack implemented on an FPGA NIC. More specifically, we assume that the proposed database processing cores are implemented on an FPGA NIC that has four 10GbE interfaces and data are stored into the on-board memory. Because data processing cycles depend on the data types, dedicated cores for each data type are implemented and running in parallel, instead of a deeply-pipelined single datapath proposed previously. In this paper, we build a performance model of these database processing cores and estimate the performance improvement for the data structure servers. Analysis results assuming a 40Gbps network interface show that to achieve a line-rate request processing performance, approximately 35 processing cores are needed to be implemented. | |||||||||
| 書誌レコードID | ||||||||||
| 収録物識別子タイプ | NCID | |||||||||
| 収録物識別子 | AA12149313 | |||||||||
| 書誌情報 |
研究報告組込みシステム（EMB） 巻 2015-EMB-36, 号 1, p. 1-6, 発行日 2015-02-27 |
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| Notice | ||||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||||
| 出版者 | ||||||||||
| 言語 | ja | |||||||||
| 出版者 | 情報処理学会 | |||||||||
