WEKO3
アイテム
遺伝的アルゴリズムの高速実行に適した命令セットを持つ専用RISCプロセッサDLX-GA
https://ipsj.ixsq.nii.ac.jp/records/11326
https://ipsj.ixsq.nii.ac.jp/records/113265f0afd51-5070-440d-8b14-37b411f0e3cb
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-JNL4402015.pdf (112.1 kB)
|
Copyright (c) 2003 by the Information Processing Society of Japan
|
|
| オープンアクセス | ||
| Item type | Journal(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2003-02-15 | |||||||
| タイトル | ||||||||
| タイトル | 遺伝的アルゴリズムの高速実行に適した命令セットを持つ専用RISCプロセッサDLX-GA | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | A RISC Processor DLX-GA with Instruction Set Suitable for High-speed Execution of a Genetic Algorithm | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| キーワード | ||||||||
| 主題Scheme | Other | |||||||
| 主題 | テクニカルノート | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_6501 | |||||||
| 資源タイプ | journal article | |||||||
| その他タイトル | ||||||||
| その他のタイトル | 計算機アーキテクチャ | |||||||
| 著者所属 | ||||||||
| 広島大学大学院工学研究科 | ||||||||
| 著者所属 | ||||||||
| 広島大学大学院工学研究科 | ||||||||
| 著者所属 | ||||||||
| 広島大学ナノデバイス・システム研究センター | ||||||||
| 著者所属 | ||||||||
| 広島大学大学院工学研究科 | ||||||||
| 著者所属 | ||||||||
| 広島大学大学院工学研究科 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Engineering, Hiroshima University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Engineering, Hiroshima University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Research Center for Nanodevices and Systems, Hiroshima University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Engineering, Hiroshima University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Engineering, Hiroshima University | ||||||||
| 著者名 |
若林, 真一
× 若林, 真一
|
|||||||
| 著者名(英) |
Shin-Ichi, Wakabayashi
× Shin-Ichi, Wakabayashi
|
|||||||
| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 本論文では，遺伝的アルゴリズム（GA）の実行における計算時間の短縮を目的として，任意のGAを高速に実行可能なRISCプロセッサDLX-GAを提案する．提案プロセッサDLX-GAはDLXアーキテクチャをベースとしたRISCプロセッサであり，GAの実行において多用されるビット演算命令や乱数発生命令，SIMD型命令等をサポートし，これらを6段のパイプラインで処理することによりGA実行の高速化を実現する．提案RISCプロセッサをHDL設計し，CMOS 0.35umスタンダードセルテクノロジを用いて4.93mm角のLSIチップとして実現し，評価ボード上で性能評価を行った．その結果，開発したプロセッサチップが仕様どおりに動作することを確認した． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | This paper proposes a new RISC processor for high speed execution of genetic algorithms (GAs).The proposed RISC processor was designed based on the DLX architecture,and a new instruction set,which was effective for high-speed execution of GAs, was implemented.The proposed RISC processor was designed with the hardware description language,and it was fabricated as an LSI chip with the CMOS 0.35um standard cell technology.From the evaluation of the fabricated LSI chip using the evaluation board,we have shown that all the functions specified by the specifications of the chip were correctly realized. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN00116647 | |||||||
| 書誌情報 |
情報処理学会論文誌 巻 44, 号 2, p. 340-343, 発行日 2003-02-15 |
|||||||
| ISSN | ||||||||
| 収録物識別子タイプ | ISSN | |||||||
| 収録物識別子 | 1882-7764 | |||||||
