90 nm級SoCプロセス対応配線キャラクタライズ手法

• Item type: Journal(1)
• 公開日: 2004-05-15
• タイトル: 90 nm級SoCプロセス対応配線キャラクタライズ手法
• タイトル / 言語: en
• タイトル: A Method to Characterize Interconnect Process Parameters in 90 nm Technology LSIs
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 特集：システムLSI の設計技術と設計自動化
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_6501
• 資源タイプ: journal article
• その他タイトル / その他のタイトル: タイミング解析
• 著者所属: 株式会社ルネサステクノロジ製品技術本部
• 著者所属: 株式会社ルネサステクノロジ生産本部
• 著者所属: 株式会社ルネサステクノロジ製品技術本部
• 著者所属: 株式会社ルネサステクノロジ製品技術本部
• 著者所属: 株式会社ルネサステクノロジ製品技術本部
• 著者所属: 株式会社ルネサステクノロジ生産本部
• 著者所属: 株式会社ルネサステクノロジ製品技術本部
• 著者所属(英): en
• 著者所属(英): LSI Product Technology Unit, Renesas Technology Corporation
• 著者所属(英): en
• 著者所属(英): Production and Technology Unit, Renesas Technology Corporation
• 著者所属(英): en
• 著者所属(英): LSI Product Technology Unit, Renesas Technology Corporation
• 著者所属(英): en
• 著者所属(英): LSI Product Technology Unit, Renesas Technology Corporation
• 著者所属(英): en
• 著者所属(英): LSI Product Technology Unit, Renesas Technology Corporation
• 著者所属(英): en
• 著者所属(英): Production and Technology Unit, Renesas Technology Corporation
• 著者所属(英): en
• 著者所属(英): LSI Product Technology Unit, Renesas Technology Corporation
• 著者名: 金本, 俊幾; 国清, 辰也; 渡邉, 哲也; 白田, 光利; 味岡, 佳英; 石川, 清志; 寺井, 正幸
• 著者名(英): Toshiki, Kanamoto; Tatsuya, Kunikiyo; Tetsuya, Watanabe; Mitsutoshi, Shirota; Yoshihide, Ajioka; Kiyoshi, Ishikawa; Masayuki, Terai
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本論文では，膜厚，誘電率等からなる銅配線の構造パラメータの実ウエハにおける仕上がり値を配線容量TEG の実測値に基づき推定する手法を提案する．本手法は，CBCM （Charge Based Capaci-tance Measurement ）型TEG に実装した配線パターンに対し，あらかじめ電磁界解析（Raphael ）を用いて配線構造パラメータに対する寄生容量値の応答曲面RSF （Response Surface Function ）を求め，SA （Simulated Annealing ）手法により実測容量値に適合する配線構造パラメータ値を推定する．本手法は，(1) CMP プロセスで重要な大域的な配線密度の統一を実現できるCBCM 型TEGの適用，(2) 90 nm LSI の配線仕上がりに合わせた配線形状モデルの設定，(3) 2 次多項式を用いたRSF ，(4) SA による構造探索，により高精度な配線構造パラメータ推定を行う．提案手法を我々の90 nm SoC プロセスに適用し，配線容量に換算しておおむね誤差1%以内の精度で複数の配線層に対する一括推定が実現できたことを示す．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: This paper proposes a method to estimate the actual physical parameters of copper inter-connect structures for LSIs, parameters which consist of dimensions of insulation films and wires, and dielectric constants of the insulation films, based on the measured values of inter connect capacitances. The proposed method first extracts capacitances using a field solver (Raphael) for interconnect structures implemented in the charge based capacitance measure-ment (CBCM) test element groups, then builds response surface functions (RSFs), where capacitance values are responses and physical parameters are variables. Finally, by using the RSFs it searches a set of physical parameters suitable for the actually measured capacitances, employing the simulated annealing algorithm. The accuracy of the method is high, due to the adoption of (1) CBCM, which can make global metal pattern densities uniform, (2) practical cross-sectional models of interconnects for 90 nm node LSIs, (3) optimaized RSFs expressed by polynomials of order 2, and (4) physical parameter fitting based on simulated annealing. As the resultant values of the physical parameters are accurate, Raphael has calculated ca-pacitance values within 1% error compared to the measured capacitance from the CBCM test structures for our 90 nm SoC.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN00116647
• 書誌情報: 情報処理学会論文誌; 巻 45, 号 5, p. 1261-1269, 発行日 2004-05-15
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 1882-7764