遅延ばらつき許容量を最適化するRDRアーキテクチャ向け高位合成手法

• Item type: SIG Technical Reports(1)
• 公開日: 2014-11-19
• タイトル: 遅延ばらつき許容量を最適化するRDRアーキテクチャ向け高位合成手法
• タイトル / 言語: en
• タイトル: A High-level Synthesis Algorithm with Delay Variation Tolerance Optimization for RDR Architectures
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 高位合成
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 早稲田大学大学院基幹理工学研究科情報理工学専攻
• 著者所属: 早稲田大学大学院基幹理工学研究科電子光システム学専攻
• 著者所属: 早稲田大学大学院基幹理工学研究科情報理工学専攻
• 著者所属(英): en
• 著者所属(英): Dept. of Computer Science and Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Dept. of Electronic and Photonic Systems, Waseda University
• 著者所属(英): en
• 著者所属(英): Dept. of Computer Science and Engineering, Waseda University
• 著者名: 萩尾, 勇太; 柳澤, 政生; 戸川, 望
• 著者名(英): Yuta, Hagio; Masao, Yanagisawa; Nozomu, Togawa
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本稿では，遅延ばらつきの許容量を調整でき，なおかつレイテンシが増大しない範囲内で遅延ばらつき許容量を最大化する RDR アーキテクチャ向け高位合成手法を提案する．遅延ばらつきによるタイミング違反が発生しない場合と発生した場合の 2 通りのスケジューリング；バインディングを想定し，チップ製造後に発生した遅延ばらつきに応じて動作を選択する．入力としてばらつき率を与えることで，ばらつきの許容量の目標値を設定できる．ばらつき率を変化させながら複数回スケジューリング/バインディングを行うことで，レイテンシが増大しない範囲内で遅延ばらつき耐性を最大化するスケジューリング/バインディング解を求める．また，RDRアーキテクチャの空き領域を利用しここに演算器を追加することで，遅延ばらつきによるタイミング違反が発生した場合でも実行時間の最小化を図る．さらに，2 通りのスケジューリング；バインディング結果に類似化という考えを導入することでチップ面積を最小化する．計算機実験により，提案手法は従来手法と比較して遅延ばらつき発生時の実行時間を最大16.7％削減，遅延ばらつき耐性を最大24％向上させることを確認した．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In this paper, we propose a high-level synthesis algorithm with delay variation tolerance optimization for RDR architec tures. We first obtain a non-delayed scheduling/binding result and a delayed scheduling/binding result independently. When we obtain two scheduling/binding results, we use two variation rates, the typical variation rate and the worst variation rate, and maximize them without increasing the latency. By adding several extra functional units to vacant RDR islands, we have a delayed scheduling/binding result so that its latency cannot be increased compared with the non-delayed one. After that, we similarize the two scheduling/binding results by repeatedly modifying their results. We can finally realize non-delayed and delayed scheduling/binding results simultaneously on RDR architecture with almost no area/performance overheads and we can select either one of them depending on post-silicon delay variation. Experimental results show that our algorithm successfully reduces delayed scheduling/binding latency by up to 16.7% compared with the conventional approach.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムとLSIの設計技術（SLDM）; 巻 2014-SLDM-168, 号 41, p. 1-6, 発行日 2014-11-19
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会