多段演算チェイニングを利用した配線遅延を考慮した高位合成手法

• Item type: Symposium(1)
• 公開日: 2014-08-21
• タイトル: 多段演算チェイニングを利用した配線遅延を考慮した高位合成手法
• タイトル / 言語: en
• タイトル: An Interconnection-Delay-Aware High-Level Synthesis Algorithm with Multiple-Operation Chainings
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 高位合成
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_5794
• 資源タイプ: conference paper
• 著者所属: 早稲田大学大学院基幹理工学研究科
• 著者所属: 早稲田大学大学院基幹理工学研究科
• 著者所属: 早稲田大学大学院基幹理工学研究科
• 著者所属(英): en
• 著者所属(英): Waseda University
• 著者所属(英): en
• 著者所属(英): Waseda University
• 著者所属(英): en
• 著者所属(英): Waseda University
• 著者名: 寺田, 晃太朗; 柳澤, 政生; 戸川, 望
• 著者名(英): Kotaro, Terada; Masao, Yanagisawa; Nozomu, Togawa
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 半導体の微細化技術に伴い，配線遅延の相対的増大が問題となっている．本稿では，高位レベルで配線遅延を見積もり可能な RDR アーキテクチャを対象に，多段接続された演算チェイニングを構築してレイテンシを削減する高位合成手法を提案する．提案手法は多段接続された演算チェイニングパスの候補を列挙した後，配線遅延を考慮しながらスケジューリング，バインディングを実行する．アルゴリズムを用いて実行可能な候補を列挙し配線遅延を考慮して RDR アーキテクチャに最適なものを選択する．計算機実験により，提案手法は演算チェイニングを用いない従来手法，2 段接続に制限された演算チェイニングを利用した手法と比較して，レイテンシを削減し，提案手法の有効性を示した．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In deep-submicron era, interconnection delays are not negligible even in high-level synthesis, and RDR (Regular-Distributed-Register) architecture has been proposed to cope with this problem. In this paper, we propose a high-level synthesis algorithm using multiple-operation chainings which consist of two or more operations, and reduce the overall latency targeting RDR architectures. Our algorithm enumerates multiple-operation-chaining path candidates before performing scheduling/binding considering interconnection delays. Based on them, we find out optimal ones for RDR architectures. Experimental results show that our algorithm reduces the latency compared to the approach without operation chainings and the one with chainings of up to two operations.
• 書誌情報: DAシンポジウム2014論文集; 巻 2014, p. 115-120, 発行日 2014-08-21
• 出版者 / 言語: ja
• 出版者: 情報処理学会