組合せ回路および順序回路に対する検出・非検出情報に基づく診断用テスト圧縮法

• Item type: Journal(1)
• 公開日: 2006-06-15
• タイトル: 組合せ回路および順序回路に対する検出・非検出情報に基づく診断用テスト圧縮法
• タイトル / 言語: en
• タイトル: Compaction of Pass/Fail-based Diagnostic Test Vectors for Combinational and Sequential Circuits
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 特集：システムＬＳＩ設計とその技術
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_6501
• 資源タイプ: journal article
• その他タイトル / その他のタイトル: テスト容易化設計
• 著者所属: 愛媛大学
• 著者所属: ウィスコンシン大学
• 著者所属: 愛媛大学
• 著者所属: 愛媛大学
• 著者所属: 愛媛大学
• 著者所属(英): en
• 著者所属(英): Ehime University
• 著者所属(英): en
• 著者所属(英): University of Wisconsin - Madison
• 著者所属(英): en
• 著者所属(英): Ehime University
• 著者所属(英): en
• 著者所属(英): Ehime University
• 著者所属(英): en
• 著者所属(英): Ehime University
• 著者名: 樋上, 喜信; ケーワルK.サルージャ; 高橋, 寛; 小林, 真也; 高松, 雄三
• 著者名(英): Yoshinobu, Higami; Kewal, K.Saluja; Hiroshi, Takahashi; Shin-ya, Kobayashi; Yuzo, Takamatsu
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 近年，論理回路のテストや故障診断におけるコスト削減が重要になってきている．テストや故障診断のコストは，印加されるテストベクトル数に依存するため，コスト削減のためにはテストベクトルを削減することが重要である．本論文では，組合せ回路および順序回路に対して，故障診断のためのテストベクトル数削減法（テスト圧縮法）を提案する．提案するテスト圧縮法では，与えられたテスト集合またはテスト系列に対して，区別される故障ペア数を減少させることなく，テストベクトル数を削減する．故障ペア数は故障数の2 乗に比例するため，大規模回路においてそれは膨大な数となる．そこで提案法では発見的手法を用いて，一度に取り扱う故障ペア数を減少させることによって，大規模回路においてもテストベクトル削減を可能にする．なお提案法では，検出・非検出情報に基づく故障診断を仮定する．これは，故障検出の有無だけの情報を用い，故障影響が観測される外部出力情報を用いない故障診断のことである．提案法の有効性は，ISCAS ベンチマーク回路に対する実験の結果によって示される．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Recently, it is getting more important to reduce the cost of test and fault diagnosis. Since the cost of test and fault diagnosis depends on the number of test vectors, test vectors must be compacted. This paper presents methods for compacting of pass/fail-based diagnostic test sets or test sequences for combinational and sequential circuits. The pass/fail-based diagnosis uses only pass/fail information of test vectors but not information on location of primary outputs where faulty effects are observed. The proposed methods reduce the number of test vectors while maintaining the original diagnostic capability. In order to compact diagnostic test vectors, we must take care of a large number of fault pairs, which is the square number of faults. The proposed methods introduce heuristics to reduce the number of fault pairs that are handled at one time. The effectiveness of the proposed methods are shown by experimental results for ISCAS benchmark circuits.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN00116647
• 書誌情報: 情報処理学会論文誌; 巻 47, 号 6, p. 1629-1638, 発行日 2006-06-15
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 1882-7764