SIMD型プロセッサコアの自動合成のためのパイプライン演算ユニット生成手法

• Item type: Journal(1)
• 公開日: 2006-06-15
• タイトル: SIMD型プロセッサコアの自動合成のためのパイプライン演算ユニット生成手法
• タイトル / 言語: en
• タイトル: A Pipelined Functional Unit Generation Method for SIMD Processor Synthesis System
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 特集：システムＬＳＩ設計とその技術
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_6501
• 資源タイプ: journal article
• その他タイトル / その他のタイトル: アーキテクチャ生成
• 著者所属: 早稲田大学理工学部コンピュータ・ネットワーク工学科
• 著者所属: 早稲田大学理工学部コンピュータ・ネットワーク工学科 現在，株式会社東芝
• 著者所属: 早稲田大学理工学部コンピュータ・ネットワーク工学科
• 著者所属: 早稲田大学理工学部コンピュータ・ネットワーク工学科
• 著者所属: 早稲田大学理工学部コンピュータ・ネットワーク工学科
• 著者所属(英): en
• 著者所属(英): Department of Computer Science, Waseda University
• 著者所属(英): en
• 著者所属(英): Department of Computer Science, Waseda University,Presently with Toshiba corporation
• 著者所属(英): en
• 著者所属(英): Department of Computer Science, Waseda University
• 著者所属(英): en
• 著者所属(英): Department of Computer Science, Waseda University
• 著者所属(英): en
• 著者所属(英): Department of Computer Science, Waseda University
• 著者名: 栗原, 輝; 宮岡, 祐一郎; 戸川, 望; 柳澤, 政生; 大附, 辰夫
• 著者名(英): Akira, Kurihara; Yuichiro, Miyaoka; Nozomu, Togawa; Masao, Yanagisawa; Tatsuo, Ohtsuki
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 画像処理アプリケーションなどで頻繁に処理されるSIMD 乗算や乗加算は演算実行遅延が大きく，SIMD 演算の実行遅延がプロセッサの動作周波数を決定することが多い．SIMD 演算を実行可能なSIMD 型プロセッサコアの自動合成では，SIMD 演算のマルチサイクル化によるプロセッサコアの動作周波数の向上が期待できるが，演算のマルチサイクル化にはプロセッサに付加する演算ユニットを柔軟にパイプライン化する工夫が必要である．本稿では，SIMD 型プロセッサコア自動合成のためのパイプライン演算ユニット生成手法を提案する．提案手法は，演算ユニットに割り当てられる命令の集合，パイプライン段数，および面積と遅延の制約値を入力とし，制約値を満たし割り当てられた命令を実行可能なパイプライン演算ユニットを自動で生成する．演算ユニットを複数の部分機能を実現するハードウェアユニットの組合せから構成することにより，面積と遅延値の小さい演算ユニットを高速に生成できる．さらに，それぞれのハードウェアユニットを非常に小さな単位のハードウェアモジュールから構成し，モジュール間にパイプラインレジスタを挿入することによって，与えられた段数に応じた柔軟なパイプライン化が可能となる．計算機実験により本手法の有効性を評価した．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: A SIMD processor core has SIMD functional units whose critical path delay is relatively long and it usually determines operating frequency. Pipelining of functional units is quite necessary to increase the operating frequency, and thus we propose a pipelined functional unit generation method which can synthesize functional units with varying numbers of pipeline stages. Given a set of instructions to be executed by a functional unit, the number of pipeline stages, and constraints for area and delay, the proposed algorithm generates more than one architecture candidates for the functional unit. By composing the functional units from the combination of subfunctional units, we can generate the functional units with small area and short delay quickly. Furthermore, because each subfunctional unit is composed of very small hardware units, we can insert pipeline registers between them. Then we can decide a pipeline stage number freely and can obtain the pipelined functional units. We also show the promising experimental results on the algorithm evaluation.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN00116647
• 書誌情報: 情報処理学会論文誌; 巻 47, 号 6, p. 1594-1607, 発行日 2006-06-15
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 1882-7764