2024-03-29T09:49:10Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:002190032023-04-27T10:00:04Z01164:01579:10818:10973
外部メモリアクセス抑制による高効率疎行列積アクセラレータの研究jpnアクセラレータhttp://id.nii.ac.jp/1001/00218895/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=219003&item_no=1&attribute_id=1&file_no=1Copyright (c) 2022 by the Institute of Electronics, Information and Communication Engineers This SIG report is only available to those in membership of the SIG.東京工業大学北海道大学東京工業大学東京工業大学東京工業大学東京工業大学永原, 雄大安藤, 洸太川村, 一志劉, 載勲本村, 真人ThiemVan, Chu疎行列疎行列積は工学や自然科学などの分野において重要な計算処理である.しかし,データの時間的・空間的局所性が低いことなどが原因で外部メモリアクセスが発生しやすいため,汎用の CPU や GPU にとっては苦手な処理であると知られている.本研究では外部メモリアクセス数を削減するための処理フロー及びデータフェッチ機構を検討し,疎行列疎行列積のための領域特化型アクセラレータを提案する. このアクセラレータの機能レベルシミュレーションを行ったところ,最先端の疎行列積アクセラレータ SpArch と比較してよりコンパクトな実装にも関わらず,処理の途中で発生する外部メモリアクセス数を平均で 10% 程度減らせるという結果が得られた.AN10096105研究報告システム・アーキテクチャ(ARC)2022-ARC-24914162022-07-202188-85742022-07-13