2024-03-29T07:54:56Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:002092852023-04-27T10:00:04Z01164:02036:10484:10485
高速10 進計数回路の設計High speed architectures of decimal countersjpnアルゴリズムhttp://id.nii.ac.jp/1001/00209183/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=209285&item_no=1&attribute_id=1&file_no=1Copyright (c) 2021 by the Institute of Electronics, Information and Communication Engineers This SIG report is only available to those in membership of the SIG.群馬大学大学院理工学府理工学専攻群馬大学大学院理工学府理工学専攻群馬大学大学院理工学府理工学専攻柳川, 宗平田中, 勇樹魏, 書剛本研究では,10 進表現を用いた計数器の高速化を目的とする.10 進計数回路の実現方法として,BCD 数表現とそろばん数表現を用いた回路設計を行い,そろばん数表現の有用性について検討する.先行研究では,そろばん数表現をデジタルシステムで活用する提案がされており,そろばん数表現を用いた加算器が,非常に高速であることが証明されている.また,計数器の高速化を図るために,桁上げを保存する桁上げ先読みアルゴリズムを提案する.いくつかのフリップフロップを挿入することにより,長い桁数を有する計数回路の高速化を実現することを確認して いる.In this study, we propose new architectures for high speed decimal counters. The two kinds of counters are designed using BCD code and abacus number representations respectively, and the design results show that the abacus architecture can be mainly implemented by shifting operations. Previous studies have proposed the use of the abacus number representation in digital systems, proving that adders using the abacus number representation are extremely fast. We also present a new carry look ahead algorithm by which, the carries are stored in some inserting flip-flops and the high speed counters can be implemented.AA11451459研究報告システムとLSIの設計技術(SLDM)2021-SLDM-19316152021-01-182188-86392021-01-15