2024-03-29T10:24:05Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:001985002023-04-27T10:00:04Z01164:03925:09693:09866
乗法的オフセットに基づく高効率AESハードウェアアーキテクチャの設計Design of Highly Efficient AES Hardware Architectures Based on Multiplicative-Offsetjpnhttp://id.nii.ac.jp/1001/00198410/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=198500&item_no=1&attribute_id=1&file_no=1Copyright (c) 2019 by the Institute of Electronics, Information and Communication Engineers This SIG report is only available to those in membership of the SIG.東北大学/国立研究開発法人科学技術振興機構, さきがけインターステラテクノロジズ株式会社神戸大学神戸大学神戸大学NanyangTbchnologicalUniversityTelecom ParisTechTelecom ParisTechTelecom ParisTech東北大学上野, 嶺森岡, 澄夫三浦, 典之松田, 航平永田, 真Shivam, BhasinYves, MathieuTarik, GrabaJean-Luc, Danger本間, 尚文本稿では高効率 AES ハードウェアアーキテクチャの設計を示す.提案アーキテクチャはレジスタリタイミングや命令順序交換に加え,本稿で新たに提案する線形演算の最適化手法である乗法的オフセットを用いることで高いスループット面積効率を達成する.さらに本稿では,論理合成の結果から,提案する AES 暗復号ハードウェアと AES 暗号化ハードウェアはそれぞれ既存手法よりも約 51-57 %と 58-64 %高いスループット面積効率を有することを示す.This paper presents high throughput / gate hardware architectures. In order to achieve a high area-time efficinecy, the proposed architectures employ a new trick for optimizing construction of linear operations named multiplicative-offset, in addition to register-retiming and operation-reordering techniques. As a result of logic syntheses, we confirm that the proposed AES encryption /decryption hardware and encryption hardware acheive approximately 51-57% and 58-64% higher efficiency than conventional ones, respectively.AA11235941研究報告コンピュータセキュリティ(CSEC)2019-CSEC-8659182019-07-162188-86552019-07-19