2024-03-29T06:06:10Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:001952382023-04-27T10:00:04Z01164:02822:09758:09759
PLCの高速化に関する研究(4) -PLC用MPUアーキテクチャと専用コンパイラについて-A Speed-up Method for PLCs (4)-MPU Architecture for PLCs and Its Compilers-jpn高速化設計http://id.nii.ac.jp/1001/00195149/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=195238&item_no=1&attribute_id=1&file_no=1Copyright (c) 2019 by the Institute of Electronics, Information and Communication Engineers This SIG report is only available to those in membership of the SIG.明治大学理工学研究科明治大学理工学研究科明治大学理工学研究科堀口, 雄揮梶, 夢敏井口, 幸洋高速な PLC (Programmable Logic Controller) を実現するための MPU アーキテクチャとそれらのためのコンパイラを提案する.予め論理演算の計算結果を計算しておき,LUT に格納しておく.論理演算を実行するかわりに表引きをすることで高速化する.LUT を 2 個入れた MPU では同時に 3 命令を 2 並列で実行できる.予備実験の結果から 67% の実行ステップを削減できたことを示す.We propose a MPU architecture for PLCs (Programmable Logic Controllers) and its complier. The idea of the speed-up method is simple ; (1) we precompute the results of three logic operations, and store them in LUTs, (2) we replace rumtime computation with retrieving a value from memory. The MPU with two LUTs including the results of all three logic operations is proposed. Preliminary experimental results show that the proposed MPU can reduce the number of steps by 67 percentsAA12149313研究報告組込みシステム(EMB)2019-EMB-5046172019-03-102188-868x2019-03-06