2024-03-29T01:57:18Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:001839952023-04-27T10:00:04Z01164:02822:09120:09274
バックゲートバイアス制御技術のためのトリプルウェル構造のオーバーヘッド低減Reduction of Overhead in Adaptive Body Bias Technology due to Triple-well Structurejpn回路実装技術http://id.nii.ac.jp/1001/00183907/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=183995&item_no=1&attribute_id=1&file_no=1Copyright (c) 2017 by the Institute of Electronics, Information and Communication Engineers This SIG report is only available to those in membership of the SIG.産業技術総合研究所産業技術総合研究所産業技術総合研究所小笠原, 泰弘関川, 敏弘小池, 帆平本論文ではバイアス制御技術を細粒度で適応的に用いる際に問題となる,トリプルウェル構造のオーバーヘッドの低減について,実測とシミュレーションから実証する.65nm プロセスにおいて,フアウンドリによって設定された設計ルールよりも縮小したトリプルウエル構造の TEG を実装し,トリプルウェル構造の耐圧について検証を行った.その結果,本来の設計ルールよりもデイープ,ウエルの間隔を 60% 縮小することが可能であることを明らかにした.This paper presents the significant reduction of the area overhead due to triple-well structure for adaptive body bias methods. Triple-well TEGs which include violation of design rules originating from voltage tolerance were implemented on a 65nm process. Reexamining voltage tolerance based on measurement results reduced deep n-wells spacing by 60% on the 65nm process. A new method for further overhead reduction is proposed based on a device simulation which is validated with measurement results.AA12149313研究報告組込みシステム(EMB)2017-EMB-467152017-10-302188-868x2017-10-27