2024-03-29T10:42:38Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:001838802023-04-27T10:00:04Z01164:01579:09047:09270
FPGAベースのSOCを用いた衛星エンジンシミュレーションの高速化jpn高速化http://id.nii.ac.jp/1001/00183792/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=183880&item_no=1&attribute_id=1&file_no=1Copyright (c) 2017 by the Institute of Electronics, Information and Communication Engineers This SIG report is only available to those in membership of the SIG.慶應義塾大学大学院理工学研究科宇宙航空研究開発航空技術部門数値解析技術研究ユニット慶應義塾大学大学院理工学研究科宇宙航空研究開発航空技術部門数値解析技術研究ユニット慶應義塾大学大学院理工学研究科酒井, 諒太郎宮島, 敬明野田, 裕之藤田, 直行天野, 英晴衛星に搭載されるホールスラスタは,ホール効果を利用した電気推進エンジンのひとつであり,他の電気推進エンジンよりも電力の推進エネルギーへの変換効率が高いため,近年盛んに研究が行われている.Full-PIC (Particle-In-Cell) 法は,ホールスラスタの高精度なシミュレーション手法であるが,非常に計算コストが高い.さらに,コードの構造上 GPU による高速化は適さず,FPGA を用いた高速化が検討されている.本研究では,ホールスラスタのシミュレーションの新たな実行環境として,省電力で低コストな FPGA ベースの SoC であるである Zynq を用いたクラスタを提案する.実装には Xilinx ZCU 102 を採用し,高負荷なフェーズの処理を Zynq 上の FPGA にオフロードすることにより処理時間を短縮した.また,高位合成ツールである Vivado HLS を用いて実装の効率化を図った.FPGA にオフロードした高負荷な処理は,ARMCortex-A53 1.2GHz と比較して 22 倍の高速化を達成した.また,Xeon E5-2697v2 2.7GHz に対して 3.8 倍の高速化を達成した.AN10096105研究報告システム・アーキテクチャ(ARC)2017-ARC-22814162017-10-312188-85742017-10-23