2024-03-29T11:07:58Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:001470452023-04-27T10:00:04Z01164:02036:08446:08447
簡易合成法と並列処理を用いた論理合成の高速化手法An Acceleration Methodol of Logic Synthesis using Compact Synthesis and Parallel Processingjpn設計最適化/合成技術http://id.nii.ac.jp/1001/00147012/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=147045&item_no=1&attribute_id=1&file_no=1Copyright (c) 2016 by the Information Processing Society of Japan高知大学大学院理学専攻情報科学分野高知大学大学院理学専攻情報科学分野高知大学大学院理学専攻情報科学分野蘆苅, 将大豊永, 昌彦村岡, 道明本報告では,簡易的な論理合成方法にマルチコアプロセッサによる並列化手法を適用した高速論理合成方法を提案する.本手法は対象とする論理回路を小規模回路に分割し,これらの部分回路を簡易な合成方法により合成することで,より高速な論理合成を可能とする.さらに,これらの部分回路をマルチコアプロセッサを用い,並列処理を行なうことにより高速な論理合成手法の確立を目指す.本手法に基づきプロトタイプを作成して,簡易論理合成手法の性能見積りを行なったところ,逐次処理と比べて,4 並列で最大 3.9 倍,8 並列で最大 7.7 倍の高速化を行うことが出来た.In this study, we propose a logic synthesis method adapt the multi-core processor to a simple logic synthesis method. This method is an algorithm that specializes in small part circuit. The results were adapted to this method a number of sub-circuits, it was possible to reduce the number of gates equal to the commercial tool. In addition, large-scale circuit is divided into a plurality of smaller sub-circuits, to perform parallel processing them by a multi-core processor. Parallel to adapt a simplified logic synthesis technique, where it was subjected to performance estimate, compared with the sequential processing, up to 3.9 times in four parallel, and could be performed for up to 7.7 times faster with eight parallel.AA11451459研究報告システムとLSIの設計技術(SLDM)2016-SLDM-17419162016-01-122188-86392015-12-28