2024-03-29T00:41:30Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:001454282023-04-27T10:00:04Z01164:01579:07841:08344
3次元積層プロセッサ向けフロアプランナの可視化jpnhttp://id.nii.ac.jp/1001/00145395/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=145428&item_no=1&attribute_id=1&file_no=1Copyright (c) 2015 by the Institute of Electronics, Information and Communication Engineers This SIG report is only available to those in membership of the SIG.電気通信大学大学院情報システム学研究科電気通信大学大学院情報システム学研究科電気通信大学大学院情報システム学研究科東京大学大学院情報理工学系研究科電気通信大学大学院情報システム学研究科東京大学大学院情報理工学系研究科村田, 篤志野村, 隼人吉見, 真聡入江, 英嗣吉永, 努坂井, 修一TSV の開発により積層間の結線がより自由になり,3 次元積層技術の研究の利用を促進している.我々はプロセッサコア 3 次元化の効果や,そのような世代のプロセッサアーキテクチャのダイ上での配置,配線を簡易的に見積もるために,モジュールレベルの 3 次元積層プロセッサフロアプランナを開発している.今回の展示では,フロアプランナによってモジュールの配置が準最適化されていく様子を動画で表示する.Researches for 3D stacking technology advances according to the development of TSV that introduces more flexible connection between stacked layers. We are developing a module level fioorplanner for 3D processors to estimate the efficiency of the stacked processor and place and route on die. This presentation shows the movies that explains sequence of quasi-optimization for the place of the modules by the floorplanner.AN10096105研究報告システム・アーキテクチャ(ARC)2015-ARC-21719132015-10-012188-85742015-09-28