2024-03-29T01:25:15Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:001448022023-11-14T00:51:14Z06164:06165:07651:08320
28 nm UTBB FD-SOIプロセスにおけるデバイスシミュレーションによるのソフトエラー耐性の評価Analysis of Soft Error Rates in a 28nm UTBB FD-SOI Structure by Device-Level Simulationjpn信頼性http://id.nii.ac.jp/1001/00144769/Conference Paperhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=144802&item_no=1&attribute_id=1&file_no=1Copyright (c) 2015 by the Information Processing Society of Japan京都工芸繊維大学電子システム工学専攻京都工芸繊維大学電子システム工学専攻京都工芸繊維大学電子システム工学専攻京都工芸繊維大学電子システム工学専攻京都工芸繊維大学電子システム工学専攻梅原, 成宏張, 魁元一二三, 潤古田, 潤小林, 和淑集積回路はプロセスの微細化,高集積化に伴い,ソフトエラーによる信頼性の低下が問題となっている.ソフトエラー対策として冗長化や SOI 構造を用いることがある.本研究では 28nm UTBB FD-SOI プロセスのソフトエラー耐性の評価をデバイスシミュレーションにより行った.デバイスモデルを構築し,静特性と動特性を回路モデルと比較した.電源電圧と基板バイアスを変動させ,ソフトエラー耐性への影響を評価した結果,電源電圧低下に伴いソフトエラー耐性は低下し,基板へ順バイアスを印加するとソフトエラー耐性は向上するが,逆バイアスを印加するとソフトエラー耐性が低下することを示した.The impact of soft errors has been serious with process scaling of integrated circuits. Redundant circuits or SOI strucutes are used for radiation hardened circuits. In this paper, we build a device model and estimate static and dynamic characteristics and the soft error tolerance of 28nm UTBB FD-SOI process by device-level simulation. The soft error tolerance is decreased by reducing supply voltage or by applying reverse body bias.DAシンポジウム2015論文集201541462015-08-192015-08-14