2024-03-29T05:59:17Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:001309772023-11-17T02:17:36Z06504:08126:08127
CPLD用PLAの分解についての一検討A Study on PLA Decomposition for CPLDsjpnhttp://id.nii.ac.jp/1001/00131162/Conference Paperhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=130977&item_no=1&attribute_id=1&file_no=1明治大学理工学部情報科学科明治大学理工学部情報科学科明治大学情報科学センター明治大学理工学部情報科学科明治大学理工学部情報科学科松島, 祐介清水, 郷史松崎, 英樹井口, 幸洋山田, 輝彦CPLD (Complex Programmable Logic Device) は複数のPLA (Programmable Logic Array) と配線領域とからなるユーザプログラマプルなデパイスである . CPLD内の個々のPLA部分にはアーキテクチャ上の制約があるため, 大規模な論理関数をそのままでは実現できない場合が多い. そこで, アーキテクチャ上の制約条件にあうように論理関数を分解することが必要となる. 本稿では, 回路の遅延を抑えるためにPLAの段数を直列2段にした並直並分解を行い, 分解によるCPLDへの収容性を調べ, 問題点を考察する.AN00349328全国大会講演論文集第54回アーキテクチャ1671681997-03-122015-01-20