2024-03-29T05:54:41Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:001299002023-11-17T02:17:36Z06504:08103:08114
トランスダクション法向け論理回路マッパTechnology Mapper Suitable for Transduction Methodjpnhttp://id.nii.ac.jp/1001/00130085/Conference Paperhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=129900&item_no=1&attribute_id=1&file_no=1京都大学工学部京都大学工学部岡山県立大学情報工学部京都大学工学部永井, 裕落田, 幸一早瀬, 道芳上林, 彌彦近年の論理LSIの大規模化・高速化に伴い、論理回路の設計においてゲートレベルのみの評価では不足で、実際にLSIを実装した場合の面積および論理の動作速度についても考慮する必要がある。従来、論理ゲートで構成された回路から半導体技術に依存した素子で回路を構成するテクノロジマッピングでは、MISを順序回路に適用できるよう改良したSISを用いることが多い。しかし、結線の接続・切断により論理最適化を行うトランスダクション法では、各ゲートのファンイン数やファンアウト数が増加する場合があいSISのマッパではセル数や面積が増加することがあった。そこで本稿ではトランスダクション法による最適化の効果を反映できるテクノロジマッパについて考察する。AN00349328全国大会講演論文集第52回ハードウェア17181996-03-062015-01-20