2024-03-29T22:20:20Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:001207252023-11-17T02:17:36Z06504:07996:08006
確率的符号化時間記号シミュレーションによるタイミングエラー確率の解析Analysis of Timing Error Probability Using Probabilistic Coded Time-Symlbolic Simulationjpnhttp://id.nii.ac.jp/1001/00120856/Conference Paperhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=120725&item_no=1&attribute_id=1&file_no=1京都大学工学部京都大学工学部京都大学工学部出口, 豊石浦, 菜岐佐矢島, 脩三非同期回路の設計検証では、ハザード、発振などの有無の検出において微妙なタイミングが問題となるため、遅延の不確定性を考慮したタイミング検証に関する手法が数多く提案されている[1]。これらの手法は、エラーの有無の判定だけを問題にする検証には有効であるが、実際には遅延のばらつきによるタイミングエラーは歩留まりと深い関連があるので、エラーの有無のみならずエラーの起こる確率を考慮することも重要な問題であると考えられる。従来のタイミシグエラー確率の近似計算手法では、回路に再収れんが存在する場合には不正確な結果を出力することが知られている。本稿はタイミングエラー確率を正確に求める手法として、確率的符号化時間記号シミュレーション(Probabilistic CTSS)を提案する。本手法はタイミング検証の一手法である符号化時間記号シミュレ-ション(CTSS)[1]に基づくものである。AN00349328全国大会講演論文集第42回ハードウェア1881891991-02-252015-01-20