2024-03-29T21:32:57Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:001167762023-11-17T02:17:36Z06504:07950:07958
VLSIレイアウト検証システムVLSI Layout verification Systemjpnhttp://id.nii.ac.jp/1001/00116892/Conference Paperhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=116776&item_no=1&attribute_id=1&file_no=1(株)日立製作所(株)日立製作所(株)日立製作所(株)日立製作所日立ソフトウェアエンジニアリング(株)鈴木, 勝喜長尾, 葉介竹内, 久博堅田, 敏幸郡川, 幸治近年電子機器の小形化、高信頼性化、低価格化を実現するためLSI化の要求が急増している。これまで種々のDA技術の開発により短期間に多品種のLSI設計が可能となってきた。一方、LSIの多様化、大規模化、多層化に伴いそのレイアウトルールは複雑化してきている。LSIは製造段階で不良が発見されると設計工程からやり直さなければならず製造コストの増大、開発期間の長期化を招く。このため製造前にレイアウト不良を摘出する信頼性の高いレイアウト検証が不可欠である。今回、複雑化するレイアウトルールに柔軟に対処できるレイアウト検証システムを開発したので報告する。AN00349328全国大会講演論文集第38回ハードウェア139013911989-03-152015-01-19