2024-03-29T07:31:18Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:000953492023-04-27T10:00:04Z01164:02036:06976:07275
A 9-bit, 20MS/s SAR ADC with A Design Strategy by Synthesizing Consideration of Layout-Dependent Effectsリーク電流抑制を伴う低電力設計方式による 9bit, 20MS/s SAR ADC 設計enghttp://id.nii.ac.jp/1001/00095330/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=95349&item_no=1&attribute_id=1&file_no=1Copyright (c) 2013 by the Institute of Electronics, Information and Communication EngineersThis SIG report is only available to those in membership of the SIG.北九州市市立大学国際環境工学部情報メデイア工学部北九州市市立大学国際環境工学部情報メデイア工学部北九州市市立大学国際環境工学部情報メデイア工学部北九州市市立大学国際環境工学部情報メデイア工学部株式会社設計アルゴリズム研究所陳, 功李, 明玉董, 清中武, 繁寿楊, 波集積回路のナノスケール製造プロセスでは、レイアウト依存効果 (Layout Dependent Effect, LDE) の回路性能に対する影響は無視できなくなっている。本研究では、まず逐次比較 ADC (SAR-ADC) に焦点を絞り、そのコンパレータ設計における STI (Shallow Trench Isolation) ストレスに関連するエネルギー消費の概念を述べる。コンパレータはプリアンプとラッチから構成され、プリアンプの電力消費は、STI ストレスの影響を考慮する際には、MOSFET のOD (Oixide Definition) 長の関数により表現される。一方、ラッチで消費する電力はプリアンプ出力の寄生容量に依存する。我々は、STI ストレスの影響とコンパレータのオフセットやゲイン、セッティング時間などの回路性能を同時に最適化する新しい設計方式を提案する。最適解は、GP (Geometric Programming) により導出する。さらに、低電力目的で EMCS (Eearly reset Merge Capacitor Switching) 技法を採用する。ブートストラップ・スイッチの充電除去の改善ために、ダイナミックバルクバイアス回路が用いられる。提案 ADC は、65nm CMOS プロセスで製造し、消費エネルギー合計は、20MS/s 時に 170.8-μw であり、54.1dB SNDR と 66.3dB SFDE、8.69 ENOB を達成した。In nano-scale manufacturing processes of integrated circuits, a impact of layout-dependent effects (LDEs) to circuit performances becomes to be significant. Focusing on successive approximation register (SAR) analog-to-digital converter (ADC), we address a concept of energy consumption related to the shallow trench isolation (STI) stress in design of a comparator, which consists of a pre-amplifier and a conventional latch. The power consumption of the pre-amplifier can be formulated as a function of the oxide definition (OD) length of MOSFETs when considering the STI stress. The power to drive the latch is associated with parasitic capacitances at the output of the pre-amplifier. We propose a novel design methodology by taking into account STI effects and other compara tor's specifications of offset voltage, gain and setting time. The design is optimized by geometric programming (GP). In addition, the early reset merged capacitor switching (EMCS) algorithm is adopted for low power applications. A dynamic bulk biasing circuit is introduced to improve the charge rejection of bootstrapped switches. Our ADC is fabricated in 65-nm CMOS process, and it consumes a total energy of 170.8-μw at 20MS/s, and achieves the SNDR of 54.1dB, the SFDE of 66.3dB, the ENOB of 8.69 bits.AA11451459研究報告システムLSI設計技術(SLDM)2013-SLDM-16215162013-09-302013-09-25