2024-03-29T07:51:20Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:000869752023-04-27T10:00:04Z01164:02036:06668:06917
マルチサイクルBISTにおけるスキャン出力の電力低減手法A Scan-Out Power Reduction Method for Multi-Cycle BISTjpnテストhttp://id.nii.ac.jp/1001/00086960/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=86975&item_no=1&attribute_id=1&file_no=1Copyright (c) 2012 by the Institute of Electronics, Information and Communication EngineersThis SIG report is only available to those in membership of the SIG.九州工業大学/独立行政法人科学技術振興機構CREST九州工業大学/独立行政法人科学技術振興機構CREST九州工業大学/独立行政法人科学技術振興機構CREST九州工業大学/独立行政法人科学技術振興機構CREST王, 森レイ佐藤, 康夫梶原, 誠司宮瀬, 紘平論理 BIST におけるテスト時の電力消費低減が課題であるスキャン入力時の電力やキヤプチャ時の電力は様々な制御手法が提案されているが,キャプチャパターンのスキャン出力時の電力制御は必ずしも容易ではなくこれまでの研究も多くない本研究ではマルチサイクル BIST を活用したスキャン出力時の電力低減手法を提案するスキャン出力時に一部の FF (Flip-Flop) の値を書き換えることにより,故障検出率の低下を押さえながら,スキャン出力時の電力を低減できることを示す.Excessive power dissipation in logic BIST is a serious problem. Although many low power BIST approaches that focus on scan-in power or capture power have been proposed, there are not so many techniques for scan-out power reduction due to the difficulty in controlling the captured test responses. In this paper, we propose a novel scan-out power reduction method for multi-cycle BIST that directly reduces scan-out power by modifying some flip-flops' values in scan chains at the last capture, and without sacrificing the test coverage.AA11451459研究報告システムLSI設計技術(SLDM)2012-SLDM-15844162012-11-192012-11-09