2024-03-29T04:18:08Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:000802882023-04-27T10:00:04Z01164:02036:06668:06669
2分木構造の剰余SD数演算を用いた算術演算エラー検出回路Error checker using binary tree structure of residue signed-digit additionsjpn高位合成と演算応用(2)http://id.nii.ac.jp/1001/00080288/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=80288&item_no=1&attribute_id=1&file_no=1Copyright (c) 2011 by the Institute of Electronics, Information and Communication EngineersThis SIG report is only available to those in membership of the SIG.群馬大学大学院工学研究科生産システム専攻群馬大学大学院工学研究科生産システム専攻群馬大学大学院工学研究科生産システム専攻劉, 茜茂木, 和弘魏, 書剛本文は、SD 数を用いた高速な算術演算エラー検出回路を提案する。提案するエラー検出回路は、法 2p +1 とした剰余 SD 数加算器、剰余 SD 数乗算器、そして2 進数から剰余数への変換回路から構成される。SD 数加算は、中間和と中間桁上げを 2 進数に表現することにより高速な剰余加算が行える。剰余加算をもつ 2 分木構造を用いた剰余算術回路を設計する。高性能のエラー検出回路を得るため、2 分木の段数を最適化することを検討し、積和演算数の語長 n とエラー検出回路の語長 p との関係を明らかにする。In this paper, a fast residue checker for error detection of arithmetic circuits is presented. The residue checker consists of SD residue adders, SD residue multipliers and binary-to-residue converters. New addition rules are used for generating the intermediate sum and carry with a binary number representation, and the error checker has a binary tree structure of radix-two signed-digit number modulo m(m = 2p +1) adders. We also try to find the optimum relationship between an n-bit binary number and a p-digit SD residue number. By using the presented residue arithmetic circuits, the error detection can be performed in real-time for a large product-sum circuit.AA11451459研究報告システムLSI設計技術(SLDM)2012-SLDM-15422152012-01-182012-01-18