2024-03-28T18:10:15Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:000794872023-04-27T10:00:04Z01164:02036:06262:06632
マルチサイクルテスト構造を用いたキャプチャ電力の低減Capture Power Reduction in Multi-cycle Test Structurejpnテスト設計http://id.nii.ac.jp/1001/00079487/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=79487&item_no=1&attribute_id=1&file_no=1Copyright (c) 2011 by the Institute of Electronics, Information and Communication EngineersThis SIG report is only available to those in membership of the SIG.九州工業大学/独立行政法人科学技術振興機構CREST九州工業大学/独立行政法人科学技術振興機構CREST九州工業大学/独立行政法人科学技術振興機構CREST九州工業大学/独立行政法人科学技術振興機構CREST九州工業大学/独立行政法人科学技術振興機構CREST山口, 久登松薗, 誠宮瀬, 紘平佐藤, 康夫梶原, 誠司組込み自己テスト (BIST) では,テスト時の消費電力が通常動作時より多いため,電圧降下による誤動作や,発熱による性能劣化を引き起こす問題がある.筆者らは,スキャンテストあるいはスキャンベース BIST においてキャプチャ時に複数回クロック信号を発生し,各クロックにおいて一部の FF 値を観測することでテスト効率を向上させる手法を提案しているが,本論文では,この構造のもとでキャプチャ時の消費電力を,故障検出率の低下なしに低減する手法を提案する.Power consumption during Built-In Self-Test (BIST) is far larger than that of normal operation. Therefore, it may lead to a malfunction due to excessive voltage droop or performance deterioration due to high heating. The authors have proposed a multi-cycle test method that generates more than two capture clocks to improve test efficiency. This paper proposes a novel technique that reduces the power consumption during capture mode without test coverage loss using the multi-cycle test method.AA11451459研究報告システムLSI設計技術(SLDM)2011-SLDM-15332152011-11-212011-12-08