2024-03-29T16:37:55Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:000738202024-03-29T05:26:34Z01164:01867:06264:06393
CoreSymphonyの実現に向けた高性能フロントエンドアーキテクチャA High Performance Front-End Architecture for Implementing CoreSymphonyjpnプロセッサアーキテクチャhttp://id.nii.ac.jp/1001/00073820/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=73820&item_no=1&attribute_id=1&file_no=1Copyright (c) 2011 by the Information Processing Society of Japan東京工業大学工学部情報工学科東京工業大学大学院情報理工学研究科東京工業大学大学院情報理工学研究科東京工業大学大学院情報理工学研究科永塚, 智之坂口, 嘉一松村, 貴之吉瀬, 謙二CoreSymphony は,複数の発行幅の狭いコアを協調動作させることで 1 つの発行幅の広い仮想コアを形成し,逐次処理性能を向上させるアーキテクチャ技術である.CoreSymphony は高い逐次処理性能を達成することができる.しかし,CoreSymphony の初期実装では,フロントエンド部に最大 4 コア協調時を想定した複雑な分岐予測機構が存在する.本稿では,従来のフロントエンドを見直し,ハードウェア複雑性の削減とさらなる高性能化を試みる.SPEC2006 ベンチマークを用いて評価を行った結果,提案するフロントエンドは,4 コア協調時において 8KB の分岐予測器を用いた場合に,平均 7.0% の IPC の向上を達成した.CoreSymphony is an architecture that improves sequential performance by fusing some narrow-issue cores into one wide-issue core. CoreSymphony achieves high sequential performance. But, in initial implementation of CoreSymphony, the front-end has a complicated branch prediction mechanism for 4-way symphony. In this paper, we review this front-end architecture, and attempt to reduce hardware complexity and improve performance. On the proposed front-end, our evaluation result using SPEC2006 benchmarks shows that the proposed front-end achieves 7.0% higher IPC than the conventional one on 4-way fusion with 8KB predictor's hardware budget.AN10444176研究報告システムソフトウェアと オペレーティング・システム(OS)2011-OS-1179182011-04-062011-04-07