2024-03-29T08:15:03Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:000734782023-04-27T10:00:04Z01164:02822:06369:06370
多重高速保存型一括並列処理による省メモリな音声認識用HMM計算回路Memory Efficient VLSI Architecture of Output Probability and Likelihood Score Computations for HMM-based Word Recognition Using Multiple Fast Store-based Block Parallel Processingjpnハードウェアアーキテクチャhttp://id.nii.ac.jp/1001/00073478/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=73478&item_no=1&attribute_id=1&file_no=1Copyright (c) 2011 by the Information Processing Society of Japan名古屋大学名古屋大学名古屋大学京都大学島崎, 亮中村, 一博高木, 一義高木, 直史本稿では、多重高速保存型一括並列処理による省メモリな音声認識用 HMM 計算回路を提案する。入力音声内の単語を認識する単語音声認識処理では、出力確率計算と最尤推定処理の二つの処理からが行われる。この処理は HMM 出力確率計算が主であり、これが膨大な計算時間やメモリ量を必要とする。提案する VLSI アーキテクチャでは出力確率計算と最尤推定処理を行う回路の多重化を行う事で、複数の HMM についての計算を同時に行う。入力データの効率的な共有により、処理に必要なメモリ量の削減を図る。We present a VLSI architecture for output probability computations (OPCs) of continuous Hidden Markov Models (HMMs) and likelihood scorer computations (LSCs) which supports multiple fast store-based block parallel processing (MultipleFastStoreBPP). We demonstrate the MultipleFastStoreBPP for HMM-based word recognition, which exploits full performance of the FastStoreBPP and present a high-speed VLSI architecture that supports it. A comparison demonstrates the efficiency of the architecture.AA12149313研究報告組込みシステム(EMB)2011-EMB-2038162011-03-112011-03-07