2024-03-28T19:17:10Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:000730452020-10-27T05:03:34Z00934:01119:06347:06348
メニーコアアーキテクチャのHW評価環境ScalableCoreシステムScalableCore System: Hardware Environment for Many-core Architectures Evaluationjpnシステム性能評価 http://id.nii.ac.jp/1001/00073045/Articlehttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=73045&item_no=1&attribute_id=1&file_no=1Copyright (c) 2011 by the Information Processing Society of Japan東京工業大学大学院情報理工学研究科東京工業大学大学院情報理工学研究科東京工業大学大学院情報理工学研究科電気通信大学大学院情報システム学研究科東京工業大学大学院情報理工学研究科高前田, 伸也佐藤, 真平藤枝, 直輝三好, 健文吉瀬, 謙二メニーコアプロセッサの動作を現実的な時間でシミュレートするため,我々はハードウェアによる高速プロトタイピングシステム構築手法の ScalableCore を提案している.ScalableCore は,シミュレーションノードである ScalableCore Unit とそれらの接続インタフェースである ScalableCore Board で構成される.ハードウェアによるシミュレータでは内在する並列性の活用によりソフトウェアによるシミュレータと比較してメニーコアアーキテクチャをより高速にシミュレーションすることができる.加えて,ScalableCore システムではシミュレーションノードの増減が容易であるため,シミュレーション対象であるアーキテクチャに対する高いスケーラビリティが得られる.本稿では,ScalableCore のコンセプトを議論し,その妥当性を述べる.また,提案コンセプトをもとに構築したメニーコアアーキテクチャ M-Core のシミュレーション環境 ScalableCore システム Version 1.1 の実装を示す.本システムは多数の小容量 FPGA で構成されており,64 ノードのシミュレーションでは,M-Core のソフトウェアシミュレータ SimMc と比較して,14.2 倍の高速化を実現した.In order to practically simulate many-core processor, the authors have proposed ScalableCore that is a hardware-based simulator. ScalableCore consists of both simulation nodes and connection interfaces of them named ScalableCore Unit and ScalableCore Board, respectively. Hardware-based simulator can simulate many-core architecture faster than software-simulator by employing the inherent fine-grain parallelism. Additionally, it is easy to increase/decrease the number of simulation nodes in ScalableCore system, so that it can achieve high scalability for the target many-core architecture. In this paper, the concept of ScalableCore is described and the adequacy is discussed. And on the concept, the implemented of ScalableCore system Version 1.1 for many-core architecture M-Core is shown. This system consists of many small FPGAs. The simulation speed for 64-nodes is 14.2 times faster than the corresponding software simulator; SimMc.AA11833852情報処理学会論文誌コンピューティングシステム(ACS)4124422011-02-281882-78292011-02-25