2024-03-28T21:47:30Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:000691532023-04-27T10:00:04Z01164:04061:06073:06079
A Fast VLSI Architecture of Output Probability Computations and Viterbi Scorer for HMM-Based Recognition Systems with Store-Based Block Parallel Processing保存型一括並列処理による高速なHMM出力確率計算・最尤推定回路の構成法engハードウェアhttp://id.nii.ac.jp/1001/00069153/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=69153&item_no=1&attribute_id=1&file_no=1Copyright (c) 2010 by the Information Processing Society of Japan名古屋大学名古屋大学名古屋大学名古屋大学名古屋大学島崎, 亮中村, 一博山本, 正俊高木, 一義高木, 直史本稿では、保存型一括並列処理に適した最尤推定のハードウェアアルゴリズムと、保存型一括並列処理における HMM (隠れマルコフモデル) 出力確率計算の高速化法、それらに基づく高速な HMM 出力確率計算・最尤推定回路の VLSI アーキテクチャを提案する。提案する最尤推定のハードウェアアルゴリズムにより、保存型一括並列処理による HMM 出力確率計算と、その結果を用いる最尤推定のパイプライン処理が可能になる。提案する HMM 出力確率計算の高速化手法により、従来の保存型一括並列処理では導入しても並列に動作させることができなかった PE (Processing Element) の並列動作が可能になり、より多くの PE を動かすことによる HMM を用いた認識処理の高速化が期待できる。In this paper, We present a fast VLSI architecture for output probability computations of continuous Hidden Markov Models (HMMs) and Viterbi scorer with store-based block parallel processing (StoreBPP). We also demonstrate fast store-based block parallel processing (FastStoreBPP) which exploits full performance of the StoreBPP.AA11838947研究報告ユビキタスコンピューティングシステム(UBI)2010-UBI-258182010-03-192010-03-15