2024-03-30T00:43:10Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:000678452024-03-29T05:26:34Z01164:01579:05982:06024
CoreSymphonyアーキテクチャのための物理レジスタ管理手法An Efficient Physical Register Management Scheme for CoreSymphony Architecturejpnマルチコアアーキテクチャhttp://id.nii.ac.jp/1001/00067845/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=67845&item_no=1&attribute_id=1&file_no=1Copyright (c) 2010 by the Information Processing Society of Japan東京工業大学大学院情報理工学研究科東京工業大学工学部情報工学科東京工業大学大学院情報理工学研究科/独立行政法人科学技術振興機構CREST東京工業大学大学院情報理工学研究科若杉, 祐太坂口, 嘉一三好, 健文吉瀬, 謙二CMP の逐次性能の向上,および逐次性能と並列性能のバランシングを目的として,スーパースカラの協調動作を実現する CoreSymphony アーキテクチャを提案している.CoreSymphony は発行幅の狭いスーパースカラを複数個協調動作させることで,発行幅の広いスーパースカラを仮想的に形成する技術である.本稿では,CoreSymphony の実装を効率化するために,(1)2-way リネーミングと (2)CoreSymphony 向け物理レジスタ分散手法の 2 つの要素技術を提案する.(1) は RMT の複雑度を緩和する.(2) は物理レジスタのエントリ分散を実現する.評価の結果,これらの要素技術により,性能にほとんど影響を与えずに RMT と物理レジスタの HW 複雑度を軽減できることが分かった.We previously proposed CoreSymphony, a cooperative superscalar processor architecture to improve sequential performance in Chip Multi-Processors. CoreSymphony enables some narrow-issue cores to fuse into one wide-issue core. In this paper, we propose two techniques to improve hardware complexity of CoreSymphony. 2-way renaming reduces the number of read/write ports of Register Map Table. Physical register distribution scheme for CoreSymphony realizes decentralized Physical Register File. Our evaluation results show that these techniques improve hardware complexity of CoreSymphony with low performance overhead.AN10096105研究報告計算機アーキテクチャ(ARC)2010-ARC-18831102010-02-222010-02-12