2024-03-29T05:15:39Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:000627232023-04-27T10:00:04Z01164:01579:05607:05700
面積効率を指向するプロセッサの設計Design of Area-efficient Processorjpnアーキテクチャ(2)/ハードウェア検証http://id.nii.ac.jp/1001/00062723/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=62723&item_no=1&attribute_id=1&file_no=1Copyright (c) 2009 by the Information Processing Society of Japan東京大学大学院情報理工学系研究科東京大学大学院情報理工学系研究科東京大学大学院情報理工学系研究科東京大学大学院情報理工学系研究科堀尾, 一生塩谷, 亮太五島, 正裕坂井, 修一本論文は面積効率の高いスーパスカラ・プロセッサの構成方式を提案するものである.近年,ウェイ数の大きなスーパスカラ・プロセッサの面積効率を高める技術が多く提案されている.一つ一つの技術はスーパスカラ・プロセッサの一つの構成要素を対象としたものだが,既にスーパスカラ・プロセッサの全域をカバー可能な程,技術の選択肢は充実している.これらの技術を組み合わせれば,ウェイ数の大きなスーパスカラ・プロセッサを現実的な回路面積で実現可能だと考えている.しかしこれら個別の技術は異なるスーパスカラ・プロセッサの構成を想定しており,単純に組み合わせることはできないという問題がある.我々が提案するのは,これらの技術を一つに組み合わせられる特殊な構成のスーパスカラ・プロセッサである.本研究はこのプロセッサを実際のチップの形にすることを最終目標とする.そのファースト・ステップとして,現在 FPGA 上に実装することを目指している.This paper proposes an area-efficient design of superscalar processor. Recent years, many techniques have been proposed which contribute to reducing the area of superscalar processor. Individual techniques only reduce the area of specific elements of processor, but the list of techniques is now sifficient to cover the entire chip. Combining all such techniques, a wide superscalar processor can be achieved at a realistic area. The problem exists in combining the techniques, however. The individual techniques target different base designs of superscalar processor. They can't simply be put together as they are. We propose a special design of superscalar processor that can incorporate all techniques into one chip. The goal of our research is actually fabricating the chip. As its first step, we will implement it on FPGA. Since RAMs on FPGA are equipped with severly limited number of ports for a superscalar processor, the implemented design will prove to be highly area-efficient if custom designed.AN10096105研究報告計算機アーキテクチャ(ARC)2009-ARC-18427172009-07-282009-08-19