2024-03-28T21:00:22Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:000621122023-04-27T10:00:04Z01164:01867:01868:05680
省電力MIPSプロセッサコア評価のための計算機システムのFPGAによる試作Prototyping of a Computer System to Evaluate Power-saving MIPS Processor Core Using FPGAjpn省電力http://id.nii.ac.jp/1001/00062112/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=62112&item_no=1&attribute_id=1&file_no=1Copyright (c) 2009 by the Information Processing Society of Japan東京農工大学東京農工大学東京大学慶應義塾大学電気通信大学慶應義塾大学芝浦工業大学東京大学東京農工大学木村, 一樹砂田, 徹也長井, 智英関, 直臣近藤, 正章天野, 英晴宇佐美, 公良中村, 宏並木, 美太郎本研究では,演算ユニットごとに動的なパワーゲーティング技術を施したMIPS R3000ベースのプロセッサコア,Geyser-0について,そのOS開発プラットフォームを実現するため,FPGA上でメモリコントローラと各種の入出力装置を有する計算機システムを試作した.また処理性能及びパワーゲーティングによる電力削減効果の評価を行うため,専用のパフォーマンスカウンタを設計した.これを用いた評価の結果,試作した計算機システムはシミュレーションの約400倍の実行速度を達成し,スリープ時の演算ユニットの消費電力を誤差率約20 [%] の精度で推算した.This paper describes 'Geyser-0', the processor core based on MIPS R3000 architecture with a fine grain power gating technique that is designed for the research of power saving processor. To implement a platform for OS development, a computer system with Geyser-0 core is prototyped using FPGA. For evaluating performance and efficiency of power gating, a performance counter module is designed and implemented. Then we evaluated performance of the computer system and its function of power estimation. As the result, the prototyped computer system marked about 400 times faster than the simulation, and estimated power consumption of a computing unit in sleep period with an error rate of about 20 [%].AN10444176研究報告システムソフトウェアとオペレーティング・システム(OS)2009-OS-11134182009-04-152009-08-19