2024-03-29T19:17:51Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:000620212024-03-29T05:26:34Z01164:02036:05619:05650
データ並列性を抽出するプリフェッチ機構の設計と実装Design and implementation of prefetch mechanism for exploiting data-level parallelismjpnhttp://id.nii.ac.jp/1001/00062021/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=62021&item_no=1&attribute_id=1&file_no=1Copyright (c) 2009 by the Information Processing Society of Japan慶應義塾大学理工学部情報工学科慶應義塾大学大学院理工学研究科開放環境科学専攻慶應義塾大学大学院理工学研究科開放環境科学専攻村田, 裕介水頭, 一壽山崎, 信行マルチメディア処理を高速に実行するためのアーキテクチャとして,SIMD 演算器やベクトル演算器が挙げられる.これらのアーキテクチャでは複数のデータに対して同時に同じ処理を実行できるが,メモリがプロセッサと比較して低速であるため,演算性能を十分に活かすだけのデータを供給できていない.本論文では,マルチメディア処理のメモリアクセスパターンから次にアクセスされるアドレスを予測し,プリフェッチを行うことでメモリアクセスレイテンシを低減する手法を提案する.EEMBC の DENBench の一部を用いて評価を行った結果,IPC の向上を確認した. As the architecture for performing multimedia processing at high speed, a SIMD computing unit and a vector operation machine are mentioned. In those architecure, the same processing can be simultaneously performed to two or more data. But a memory is a low speed as compared with a processor, the performance of processing unit is limited. In this paper, the address accessed the next from the memory access pattern of multimedia processing is predicted, and the technique of reducing a memory access latency by performing prefetch is proposed. A result of evaluating using a part of DENBench of EEMBC shows improvement in IPC.AA11451459研究報告システムLSI設計技術(SLDM)200922(2009-SLDM-139)61662009-02-262009-08-18