2024-03-28T19:56:43Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:000610632023-04-27T10:00:04Z01164:01579:05607:05608
マルチコアにおけるオーバーヘッド解析を用いたキャッシュコアの最適化The Cache-Core optimization on Multi-CoreProcessors considering several overheadsjpnhttp://id.nii.ac.jp/1001/00061063/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=61063&item_no=1&attribute_id=1&file_no=1Copyright (c) 2009 by the Information Processing Society of Japan東京工業大学工学部情報工学科東京工業大学大学院情報理工学研究科東京工業大学大学院情報理工学研究科東京工業大学大学院情報理工学研究科森, 洋介森谷, 章藤枝, 直輝吉瀬, 謙二プロセッサのコア数が増加してゆく中,複数のコアが同時にメインメモリヘアクセスすることで,通信オーバーヘッドが増加してしまう懸念がある.このメモリアクセスの集中を緩和するために,マルチコアプロセッサにおけるコアの利用法としてデータ供給の支援を目的とするキャッシュコアがある.キャッシュコアにはソフトウェアのキャッシュを実装する.本稿ではCell/B.E.の SPE にキャッシュコアを実装する.キャッシュコアのソフトウェアオーバーヘッドや通信オーバーヘッドを最適化する.また,キャッシュコアの性能を詳しく評価する.The number of cores in a processor increases. If several cores access to the main memory at the same time, the memory access latency increases. The Cache-Core architecture is proposed to reduce the centralized access to the main memory on multi-core processors. The Cache-Core aims to support other cores supplying data as well as a hardware cache. The Cache-Core is software-implemented cache. In this article, we optimize the Cache-Core implemented on SPE of Cell/B.E. considering the software overheads and the communication latency. We report the evaluation of its performance.AN10096105研究報告計算機アーキテクチャ(ARC)20091(2009-ARC-181)1051102009-01-062009-08-18