2024-03-29T20:35:54Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:000452202024-03-29T05:26:34Z01164:03925:03961:03963
スマートカード向けAESハードウェアの試作AES hardware implementation for smart cardsjpnhttp://id.nii.ac.jp/1001/00045220/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=45220&item_no=1&attribute_id=1&file_no=1Copyright (c) 2001 by the Information Processing Society of Japan株式会社富士通研究所株式会社富士通研究所株式会社富士通研究所岡田, 荘一鳥居, 直哉長谷部, 高行次世代共通鍵ブロック暗号AESに採用されたRijndaelアルゴリズムのハードウェア実装について、スマートカードに搭載可能なハードウェア構成を示し、そのASICによる性能評価、およびFPGA試作を行った。本ハードウェアは、3種の鍵長(128ビット、192ビット、及び256ビット)での暗号化/複合処理が可能であり、更にCBCモードの処理もサポートしている。富士通0.35um CMOS ASICでのシミュレーションによる性能評価の結果、回路規模は17.6Kゲートで、鍵長128ビットの時のスループットは73Mbpsである。また、FPGAはALTERA社のEP1K100QC208-3を用い、最大32MHzで動作し、鍵長128ビットの時のスループットは、44Mbpsである。We describe a hardware implementation of AES(Rijndael) for smart cards. We show the hardware configuration, the result of the FPGA implementation and the performance evaluation of the ASIC implementation using 0.35 um CMOS ASIC. The hardware encrypts/decrypts the data with 128 bit, 192 bit, and 256 bit key. And it supports CBC mode of operation. In the FPGA implementation by ALTERA EP1K100QC208-3, the throughput is 44 Mbps at 32MHz when key length is 128 bit. In the ASIC implementation, the hardware size is 17.6 Kgates, and the throughput is 73 Mbps when key length is 128 bit.AA11235941情報処理学会研究報告コンピュータセキュリティ(CSEC)200175(2001-CSEC-014)1111182001-07-252009-06-30