2024-03-29T15:54:35Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:000332242024-03-29T05:26:34Z01164:02735:02754:02757
SMTプロセッサにおける再構成可能キャッシュモデルとFPGAによる実装A New Model of Reconfigurable Cache for an SMT Processor and its FPGA Implementationjpnhttp://id.nii.ac.jp/1001/00033224/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=33224&item_no=1&attribute_id=1&file_no=1Copyright (c) 2005 by the Information Processing Society of Japan東京農工大学 大学院 工学教育部東京農工大学 大学院 工学教育部東京農工大学 大学院 工学教育部東京農工大学 大学院 工学教育部東京農工大学 大学院 工学教育部東京農工大学 大学院 工学教育部東京農工大学 大学院 工学教育部東京農工大学 大学院 工学教育部小笠原, 嘉泰加藤, 義人大和, 仁典佐藤, 未来子笹田, 耕一内倉, 要並木, 美太郎中條, 拓伯近年,FPGAの高速化,集積度の増加により,大規模なプロセッサを実装することが可能となった.マルチスレッドプロセッサのキャッシュは,複数のスレッドを実行するため,プログラムごとに最適な構成,スレッド間のブロック共有度などが変化する.本稿では,キャッシュの再構成を念頭に,FPGAにSMTプロセッサを実装し,キャッシュ構成をプログラムごとに再構成するモデルについて検討した.その結果,プロセッサのSMT化による性能向上を確認し,ハードウェア増加量はシングルスレッドプロセッサと比較して1.3倍程度に抑え,動作周波数はおよそ80MHzとなった.さらに,プログラムに最適なキャッシュ構成を選定し,再構成による性能向上を確認した.SoC (System on a Chip), which can be utilized for various applications, can be implemented with FPGA.Therefore, many products and research testbeds which implement a processor in FPGA are emerging, and many softcore processors are getting released. Multithread architecture will be possibly adopted as a softcore processor. In this paper, we implement an SMT processor with FPGA and evaluate its performance, amount of hardware costs and its clock frequency. Moreover, from the characteristic of FPGA, since we can reconfigure cache statically, we propose a new model which reconfigures the configuration of cache according with a being executed program. As a result of implementing an SMT processor, though we have confirmed improvement of performance by SMT implementation with increased hardware of about 1.3 times compared with a conventional superscalar processor. SMT processor runs with clock frequency of about 80MHz. As a result of cache evaluation, we have found the optimal cache configurations for programs with our designed cache. And we have confirmed performance improvement with statically reconfigurable cache.AN10505667情報処理学会研究報告数理モデル化と問題解決(MPS)200565(2005-MPS-055)13162005-06-282009-06-30