2024-03-29T08:24:49Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:000283412023-04-27T10:00:04Z01164:02036:02148:02151
時間記号論理シミュレーションの結果解析系Result - Analysis System for Time - Symbolic Logic Simulationjpnhttp://id.nii.ac.jp/1001/00028341/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=28341&item_no=1&attribute_id=1&file_no=1Copyright (c) 1988 by the Information Processing Society of Japan京都大学工学部京都大学工学部京都大学工学部高橋, 瑞樹石浦, 菜岐佐矢島, 脩三論理回路のタイミング検証のための新しいアプローチとして、我々は時間記号論理シミュレーションを提案している。時間記号論理シミュレーションは、ゲートの遅延や入力の変化時刻を変数で表わしシミュレーション時刻を代数式のまま扱うことにより、遅延のばらつき等をモデル化した精密なシミュレーションを行うことができる。時間記号論理シミュレーションの結果は、遅延に関する条件とイベントの系列からなるイベント木で与えられるが、設計者が期待するイベント系列が得られる条件を求めるという作業は、イベント木が大きい場合や条件が複雑である場合は人手では困難となる。本論文では、上記の問題を解決するものとして、シミュレーション結果を解析し回路が設計者の期待通りに動作するための条件を求める結果解析系について述べる。As a new approach for timing verification of logic circuits, we have proposed a new concept of time-symbolic logic simulation. Time-symbolic logic simulator treats a time as a linear combination of variables representing gate delays or the times of input events, which allows a precise timing analysis of the logic circuits. Since a direct output of the time-symbolic logic simulator is event-trees for circuit outputs, which represents event sequences and the conditions to allow the event sequences, it is often difficulty by hands to obtain conditions to allow the expected event sequences when the event-trees are large or the conditions are complex. In this paper, as a solution of this problem, we describe an result-analysis system for time-symbolic logic simulation which analyzes the simulation result and compute the condition in which the circuit under text will behave expectedly.AA11451459情報処理学会研究報告システムLSI設計技術(SLDM)198878(1988-SLDM-044)9161988-10-282009-06-30