2024-03-28T21:42:26Zhttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_oaipmhoai:ipsj.ixsq.nii.ac.jp:000279082023-04-27T10:00:04Z01164:02036:02109:02111
リタイミングと冗長除去を用いた順序回路の簡単化Optimization of Sequential Circuits using Retiming and Redundancy Removaljpnhttp://id.nii.ac.jp/1001/00027908/Technical Reporthttps://ipsj.ixsq.nii.ac.jp/ej/?action=repository_action_common_download&item_id=27908&item_no=1&attribute_id=1&file_no=1Copyright (c) 1995 by the Information Processing Society of Japan大阪大学大学院 工学研究科 応用物理学専攻大阪大学大学院 工学研究科 応用物理学専攻大阪大学大学院 工学研究科 応用物理学専攻四柳, 浩之梶原, 誠司樹下行三論理回路に含まれる冗長な信号線は回路面積やテスト容易性に悪影響を与える.本研究では回路の冗長除去にリタイミングを用いた手法を提案する.本手法ではゲート数やフリップフロップ数を削減するために組合せ回路用のテスト生成を用いた冗長除去とリタイミングを適用する.リタイミングは2回行われるが,1つは組合せ回路的冗長に変換することを目的とし,他の1つはフリップフロップ数の削減を目的とする.リタイミングを行った後に組合せ回路用の冗長除去手法を適用すると順序回路的冗長として含まれている冗長の一部も除去できるため,簡単化に有効である.ベンチマーク回路に対する実験結果より本手法により多くの順序回路的冗長を含む冗長部分の除去が可能であることを示す.The existence of sequential redundancy in logic circuits will have bad effects on chip size and testability of sequential circuits. In this paper we propose a redundancy removal method for reducing the number of gates and flip-flops. The proposed method is comprised of redundancy removal using a combinational test generator and retiming. Retiming is utilized for two purposes: One is for finding sequential redundancies and another is for reducing the number of flip-flops. Applying redundancy removal techniques after retiming, not only all combinational redundancies but also several sequential redundancies can be removed. Experimental results for ISCAS'89 benchmark circuits show that this method can remove many sequential redundancies and reduce the number of gates and flip-flops.AA11451459情報処理学会研究報告システムLSI設計技術(SLDM)199599(1995-SLDM-077)1211281995-10-192009-06-30